Simulação Funcional e Diagrama de Estados para Sistema em VHDL

Simulação Funcional Exemplo 2 RAMENOR 221110239 Registros utilizados R9 R3 R2 R1 RAMAIOR 222080700 Sequências 7 8 2 e 2 8 7 Simulação Funcional Exemplo 1 RAMENOR 220020001 Registros utilizados R1 R2 R3 R4 RAMAIOR 221120239 Sequências 9 3 2 e 2 3 9 Visão RTL no Quartus Prime Figura 3 Definição dos Elementos do Fluxo de Dados Entrada de Dados X R1 R2 R3 R4 R5 R6 R7 R8 R9 4 8 16 32 64 128 8 Figura 1 MX3 MX2 MX1 MX0 MUX Tabela Funcional da ULA ULA ULA ULA Operação 0 0 0 0 Passa A 0 0 0 1 Passa B 0 0 1 0 A AND B 0 0 1 1 A B 0 1 0 0 A 1 0 1 0 1 A 1 1 1 1 A B Pedese a Elaborar o Diagrama de Estados de Alto Nível FSMD do sistema b Elaborar o Diagrama de Estados FSM da Unidade de Controle do sistema c Elaborar a Tabela dos Sinais de Controle do Fluxo de Dados do sistema d Elaborar o Código VHDL da Unidade de Controle do sistema e Apresentar o Diagrama de Estados da Unidade de Controle gerado no Quartus Prime Visão de Máquina de Estados do projeto f Apresentar o Diagrama de RTL do Sistema Completo UCFD gerado no Quartus Prime Visão RTL do projeto g Apresentar a Simulação Funcional gerada no Quartus Prime mostrando os resultados das duas sequências de entrada dos dígitos do aluno conforme especificado São fornecidos Diagrama do Fluxo de Dados Figura 1 e código VHDL FDFUNCaovhd Diagrama RTL do Sistema Figuras 2 e 3 Template VHDL para elaboração da Unidade de Controle do Sistema UCFUNCAOEXEMPLOvhd Definição dos Elementos do Fluxo de Dados Diagrama de RTL Figura 2 Entradas de Controle E entrada de dados E1 Saídas de Controle Sinais de Controle UC FD MX30 seleciona entrada do MUX LRA habilita escrita no acumulador RACC LR91 habilita escrita nos registradores gerais ULA20 seleciona operação ULA Sinais de Estado FD UC Z sinaliza operação com valor zero P sinaliza operação com valor positivo N sinaliza operação com valor negativo Sinais de Entrada de Dados X70 valor do número de entrada A B ou C Sinais de Saída de Dados Y70 valor do resultado de saída Y Após a apresentação do valor final de Y o processador deve ficar parado mostrando o valor na saída Para novo cálculo o sistema deve ser reiniciado Considere os elementos do Fluxo de Dados representados na Figura 1 código VHDL fornecido e o diagrama RTL das Figuras 2 e 3 O projeto do Fluxo de Dados não pode ser modificado projeto do Fluxo de Dados deve ser incorporado no projeto final do sistema como um símbolo Observe que o Fluxo de Dados possui um registrador acumulador RACC e nove registradores de uso geral R1 a R9 entretanto o aluno só poderá utilizar quatro registradores de uso geral além do RACC Os números de registradores gerais utilizados estão associados aos últimos quatro dígitos diferentes de zero e diferentes entre si do aluno com menor número de matrícula conforme definido na Seleção dos Dígitos dos Números de Matrícula dos Alunos A simulação do projeto deve considerar duas sequências de entrada de três valores A B C iguais aos três últimos dígitos diferentes de zero e diferentes entre si do número de matrícula do aluno com maior número de matrícula N0 N1 N2 conforme definido na Seleção dos Dígitos dos Números de Matrícula dos Alunos Uma das sequências deve considerar os valores AN0 BN1 e CN2 e outra a ordem reversa AN2 BN1 e CN0 Desejase implementar um processador com projeto RTL que realiza uma função matemática F entre três números inteiros A B e C de oito bits cujo resultado deve ser apresentado na saída Y de oito bits do processador A função calculada pelo processor tem a seguinte expressão FABC A B maxABC onde A B e C são números naturais diferentes entre si e diferentes de zero Como restrição adicional o resultado apresentado pelo processador na saída Y deve estar limitado às seguintes condições Caso o valor calculado da função F resultar maior que 64 então o valor de Y deve ser a metade do valor de F ou seja Y F2 Caso o valor calculado da função F resultar menor que 32 então o valor de Y deve ser o dobro do valor de F ou seja Y 2F Considerar que os números são inseridos sequencialmente através de uma única entrada de dados X de oito bits e que a leitura dos números de entrada deve ser realizada quando um sinal E for acionado E1 por um período de relógio Mostrar o resultado apenas quando o valor final de Y for calculado Até ser calculado o valor final a saída Y deve permanecer em alta impedância