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RELATÓRIO DE ATIVIDADE RISCV MONOCICLO EQUIPE Integrantes Email Luiz Antonio Lacerda Amorim luizantoniodiscenteunivasfedubr Gleice Glauciane da Mata Silva gleicesilvadiscenteunivasfedubr INTRODUÇÃO Este trabalho consiste na modificação da unidade de controle monociclo do processador RISCV para suportar as instruções SH e SRL A instrução SH realiza a escrita de meia palavra 16 bits na memória enquanto a SRL realiza deslocamento lógico à direita entre registradores Ambas exigem ajustes nos sinais de controle e na lógica da ALU INSTRUÇÕES ADICIONADAS SH Store Halfword Formato tipo S SRL Shift Right Logical Formato tipo R ANÁLISE E ADAPTAÇÃO DOS BINAIS DE CONTROLE A instrução SH utiliza sinais semelhantes aos da instrução SW com controle adicional de largura de escrita 16 bits A instrução SRL segue o padrão das instruções tipo R exigindo um novo código no ALUControl para identificar a operação de deslocamento lógico MODIFICAÇÃO DA TABELA DE SINAIS DE CONTROLE Foram atualizados os sinais de controle conforme abaixo SH RegWrite0 ALUSrc1 MemWrite1 MemRead0 ALUOp00 SRL RegWrite1 ALUSrc0 MemWrite0 MemRead0 ALUOp10 TABELA DA UNIDADE DE CONTROLE E ADAPTAÇÃO A tabela da unidade de controle da ALU foi adaptada com a seguinte linha adicional 1X 101101 011 SRL shift right logical TESTES E VALIDAÇÕES Foram realizadas validações teóricas baseadas na análise do caminho de dados e nos sinais gerados para as instruções SH e SRL A funcionalidade esperada foi confirmada por análise lógica CONCLUSÃO A modificação da unidade de controle permitiu a inclusão das instruções SH e SRL de forma eficiente A análise dos sinais e adaptação da ALU forneceram base sólida para o entendimento do funcionamento interno do processador RISCV monociclo 73 SingleCycle Processor NerWrite Control MemSize Unit Branch Op ALUControl Funct ALUSrc SBL Add suppport Instr 2418 SrcA A2 ScB A3 Register W3 File CLK WE Data Memory WD Resuit PC PC4 Instruct Memory SRC Add add support for SRL Signimm SignExtend Result Figure 713 Control signals and data flow while executing instruction
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RELATÓRIO DE ATIVIDADE RISCV MONOCICLO EQUIPE Integrantes Email Luiz Antonio Lacerda Amorim luizantoniodiscenteunivasfedubr Gleice Glauciane da Mata Silva gleicesilvadiscenteunivasfedubr INTRODUÇÃO Este trabalho consiste na modificação da unidade de controle monociclo do processador RISCV para suportar as instruções SH e SRL A instrução SH realiza a escrita de meia palavra 16 bits na memória enquanto a SRL realiza deslocamento lógico à direita entre registradores Ambas exigem ajustes nos sinais de controle e na lógica da ALU INSTRUÇÕES ADICIONADAS SH Store Halfword Formato tipo S SRL Shift Right Logical Formato tipo R ANÁLISE E ADAPTAÇÃO DOS BINAIS DE CONTROLE A instrução SH utiliza sinais semelhantes aos da instrução SW com controle adicional de largura de escrita 16 bits A instrução SRL segue o padrão das instruções tipo R exigindo um novo código no ALUControl para identificar a operação de deslocamento lógico MODIFICAÇÃO DA TABELA DE SINAIS DE CONTROLE Foram atualizados os sinais de controle conforme abaixo SH RegWrite0 ALUSrc1 MemWrite1 MemRead0 ALUOp00 SRL RegWrite1 ALUSrc0 MemWrite0 MemRead0 ALUOp10 TABELA DA UNIDADE DE CONTROLE E ADAPTAÇÃO A tabela da unidade de controle da ALU foi adaptada com a seguinte linha adicional 1X 101101 011 SRL shift right logical TESTES E VALIDAÇÕES Foram realizadas validações teóricas baseadas na análise do caminho de dados e nos sinais gerados para as instruções SH e SRL A funcionalidade esperada foi confirmada por análise lógica CONCLUSÃO A modificação da unidade de controle permitiu a inclusão das instruções SH e SRL de forma eficiente A análise dos sinais e adaptação da ALU forneceram base sólida para o entendimento do funcionamento interno do processador RISCV monociclo 73 SingleCycle Processor NerWrite Control MemSize Unit Branch Op ALUControl Funct ALUSrc SBL Add suppport Instr 2418 SrcA A2 ScB A3 Register W3 File CLK WE Data Memory WD Resuit PC PC4 Instruct Memory SRC Add add support for SRL Signimm SignExtend Result Figure 713 Control signals and data flow while executing instruction