Programa em Vhdl

Projeto Final A segunda avaliação do semestre consiste no desenvolvimento de um projeto de sistema digital em VHDL seguido pela validação nos softwares ModelSim ou Quartus II Os projetos devem ser desenvolvidos utilizando a metodologia RTL que inclui uma parte de controle máquina de estados e uma parte operativa Além dos códigos VHDL é necessário enviar uma representação gráfica da parte de controle e da parte operativa do sistema Deverão ser entregues um relatório e todos os arquivos VHDL em formato txt A avaliação será baseada em diversos critérios funcionalidade do projeto clareza e organização dos códigos compatibilidade com os códigos fornecidos em aula e a clareza do relatório Os sinais de clock devem ser sincronizados pela borda de subida e o reset deve ser ativo em nível baixo para todos os circuitos Testbenchs opcional devem abranger o maior número possível de condições de operação O nome dos sinais do sistema deve seguir a nomenclatura indicada de cada projeto O trabalho é individual 1 Desenvolva o circuito de um multiplicador sequencial para números de 10 bits sem sinal segundo o algoritmo da acumulação sucessiva A entrada ini indica quando a operação deve ser iniciada As entradas A e B contém os valores 10 bits para multiplicação A saída R contém o resultado da operação A saída P indica valor 1 por um ciclo de clock quando o resultado está disponível A saída busy indica valor 1 quando o resultado está sendo calculado Alunos Isadora e Tiago