Projeto VHDL ULA e Decodificador BCD - 7 Segmentos: Implementacoes e Testbench

Os arquivos correspondentes aos códigos VHDL projetos e testbench das versões 1 e 2 devem compactados em um arquivo com o seguinte padrão de nome TrabVHDLALUNO1ALUNO2ALUNO3zip Projeto de Hardware Sistemas Digitais Prof Leonel Tedesco leoneltedescouniscbr Trabalho VHDL Enunciado Projeto de Hardware Sistemas Digitais Leonel Tedesco Slide 2 Trabalho VHDL Implementar com testbench o circuito combinacional ULA Decodificador BCD 7 segmentos Mostrar resultados de simulação Deverão ser apresentadas 2 implementações Versão 1 comportamental Versão 2 com ULA somente com portas lógicas Projeto de Hardware Sistemas Digitais Leonel Tedesco Slide 3 Projeto Opcode or and ULA 2 3 3 Codificador BCD 7 seg 7 3 A B seteseg 3 Projeto de Hardware Sistemas Digitais Leonel Tedesco Slide 4 Entity top level da Versão 1 O código VHDL abaixo ilustra o código parcial do exemplo Completálo library IEEE use IEEESTDLOGIC1164all use IEEESTDLOGICUNSIGNEDall use IEEENUMERICSTDall entity trabVHDL is port A B direção tipo e largura opcode direção tipo e largura seteseg direção tipo e largura end trabVHDL Projeto de Hardware Sistemas Digitais Leonel Tedesco Slide 5 Architecture Versão 1 architecture arq of trabVHDL is signal ulaout stdlogicvector 2 downto 0 SINAIS INTERMEDIÁRIOS begin instanciar ULA instanciar codificador BCD para sete segmentos end arq1 Projeto de Hardware Sistemas Digitais Leonel Tedesco Slide 6 Versão 2 ULA deve integrar 4 circuitos 1 AND bit a bit 2 OR bit a bit 3 SOMADORSUBTRATOR bit a bit Multiplexador 3 entradas de 3 bits e 1 saída de 3 bits Controle do Multiplexador 00 saída AND 01 saída OR 10 saída SOMADOR 11 saída SUBTRATOR Projeto de Hardware Sistemas Digitais Leonel Tedesco Slide 7 Módulos 1 2 3 e Multiplexador controle AND OR SOMADOR SUBTRATOR SAIDA ULA Projeto de Hardware Sistemas Digitais Leonel Tedesco Slide 8 Itens importantes O trabalho deve ser feito por grupos contendo até três elementos Os arquivos correspondentes aos códigos VHDL projetos e testbench das versões 1 e 2 devem compactados em um arquivo com o seguinte padrão de nome TrabVHDLALUNO1ALUNO2ALUNO3zip Valor do Trabalho VHDL 25 da Nota Final Envio do arquivo compactado pelo ambiente Virtual Datas importantes 24 de outubro de 2023 Enunciado do Trabalho VHDL 16 de novembro de 2023 Submissão dos projetos