Trabalho Arquitetura de Sistemas Computacionais

DISCENTE HOR 35T12 NOTA DISCIPLINA Arquitetura de Sistemas Computacionais 10062025 DOCENTE Atos Apollo Silva Borges 3ª Avaliação Parcial 1 Objetivo A avaliação tem como objetivo o desenvolvimento de um projeto de engenharia reversa do microcontrolador MIC1 utilizando um software de simulação O aluno deverá estudar entender e recriar as partes funcionais deste microcontrolador com base nas informações contidas em seu datasheet 2 Descrição O grupo deverá realizar as seguintes atividades Engenharia Reversa do MIC1 Com base no livro texto da disciplina estudar e implementar as funcionalidades do microcontrolador em um ambiente de simulação replicando o funcionamento das partes principais do MIC1 O trabalho deve abranger pelo menos as seguintes funcionalidades Temporização Conjuntos de Instruções ISA Memória de dados Registradores de propósito específico Mecanismos de endereçamento Memória de programa Unidade Lógica Aritmética ULA Bits de controle Caminho de dados a Simulação Utilizar um software de simulação para implementar e testar as funcionalidades mapeadas no passo anterior A simulação deverá validar o comportamento das unidades do MIC1 com base no que foi descrito no livro texto Os softwares de simulação aceitos serão Multisim ou Proteus b Elaboração de Relatório Um relatório técnico será exigido para documentar o processo de engenharia reversa O relatório deve incluir Introdução Contextualização do MIC1 e o propósito do projeto Descrição Descrição detalhada dos principais blocos funcionais da arquitetura como arquitetura interna registradores memórias caminho de dados e recursos Metodologia Descrição das ferramentas utilizadas para simulação e os passos tomados para a engenharia reversa do microcontrolador Resultados Evidências do funcionamento das partes simuladas incluindo a validação dos resultados pode ser ilustrado com capturas de tela das simulações e dados observados Conclusão Reflexão sobre os desafios encontrados durante o processo de engenharia reversa e a importância da compreensão da arquitetura de microcontroladores para o desenvolvimento de sistemas embarcados Referências Citação do datasheet utilizado e de outras fontes consultadas durante o processo Critérios de Avaliação Completude do Projeto 2 pontos O projeto deve abranger as principais funcionalidades do MIC1 conforme descrito no livro texto Qualidade da Simulação 2 pontos A simulação deve demonstrar corretamente o comportamento do microcontrolador de acordo com as especificações do datasheet Clareza e Organização do Relatório 2 pontos O relatório deve ser bem estruturado claro e detalhado refletindo o entendimento profundo do microcontrolador e do processo de engenharia reversa Rigor Técnico 2 pontos O aluno deve demonstrar competência técnica no uso das ferramentas de simulação e na interpretação dos dados do datasheet para construir uma simulação precisa Inovação e Criatividade 2 pontos O uso de abordagens inovadoras para resolver desafios durante a engenharia reversa será considerado positivamente 3 Entrega a Formato da Entrega Serão realizadas entregas das simulações e descrição documental organizadas até 2359h do dia 24062025 UNIVERSIDADE ESTADUAL DO PIAUÍ ENGENHARIA ELÉTRICA ARQUITETURA DE COMPUTADORES FRANCISCO Engenharia Reversa do Microcontrolador MIC1 e Simulação Completa no NI Multisim Junho de 2025 Sumário Sumário 2 Lista de ilustrações 3 1 INTRODUÇÃO 1 11 Motivação 1 2 OBJETIVOS DO PROJETO 3 3 METODOLOGIA 4 31 Levantamento de Requisitos 6 32 Ferramenta de Simulação 6 33 Modelagem Hierárquica 6 34 Validação Incremental 7 4 ORGANIZAÇÃO DO DATAPATH 8 5 LOJA DE CONTROLE 10 6 IMPLEMENTAÇÃO EM MULTISIM 11 61 Bloco de Registradores 11 62 Unidade Lógica e Aritmética 11 63 Shift Unit 11 7 TESTES E RESULTADOS 13 71 Programa de Validação 13 72 Captura de Sinais 13 73 Discussão dos Resultados 14 8 CONCLUSÃO E TRABALHOS FUTUROS 15 REFERÊNCIAS 16 Lista de ilustrações Figura 1 Fluxo metodológico para engenharia reversa do MIC1 5 Figura 2 Caminho de dados completo do MIC1 no Multisim 8 Figura 3 Diagrama da Shift Unit implementada 12 Figura 4 Diagrama temporal comprovando a operação IADD 3 4 7 14 1 INTRODUÇÃO A microarquitetura MIC1 concebida por Andrew Tanenbaum para fins di dáticos abstrai os princípios fundamentais por trás de processadores micropro gramados 2 Diferentemente de arquiteturas RISC modernas o MIC1 recorre a uma control store de 512 palavras que traduz instruções em microoperações elementares executadas sequencialmente no hardware O presente trabalho apresenta o processo de engenharia reversa do MIC1 a partir do datasheet original e de descrições acadêmicas 1 3 O objetivo é modelar em ambiente NI Multisim cada subsistema funcional barramentos ULA registradores memória loja de controle reproduzindo fielmente o com portamento descrito na literatura Por meio de simulação digital validase que o ciclo de fetchdecodeexecute implementado no projeto apresenta resultados equivalentes aos observados em implementações de referência A adoção de Multisim devese à sua robustez em simular circuitos digitais TTLCMOS oferecer análise temporal timing diagram e possibilitar encap sulamento hierárquico de blocos características essenciais para modelagem de sistemas complexos 6 O documento adota linguagem em terceira pessoa e estruturase conforme as normas da ABNT apresentando em sequência objetivos metodologia im plementação testes resultados conclusão e referências bibliográficas 11 Motivação Estudos de arquitetura de computadores frequentemente recorrem a ambien tes abstratos simuladores de alto nível ou emuladores de ISA que ocultam detalhes de hardware Ao reconstruir fisicamente a microarquitetura MIC1 em nível lógico obtémse visão concreta de temas como microprogramação bar ramentos tristate dependência em tempo real de sinais de controle e interação 2 entre unidades funcionais Tal perspectiva é valiosa para graduandos e pós graduandos reforçando fundamentos que permanecem relevantes na concepção de microcontroladores atuais 4 2 OBJETIVOS DO PROJETO O projeto de engenharia reversa do MIC1 persegue objetivos técnicos e pedagógicos a Modelar em Multisim o caminho de dados datapath composto por re gistradores de 32 bits ALU registrador de deslocamento e três barramen tos interligados ABus BBus CBus b Implementar a control store de 51236 bits carregada com o micropro grama IJVM original respeitando os campos ALU CSEL BSEL MEM SHF e JAM c Criar rotina de teste que execute instruções IJVM BIPUSH IADD IFEQ e verifique saídas em tempo real d Registrar evidências da equivalência funcional entre modelo e especifica ção textual utilizando analisador lógico integrado do Multisim e Disponibilizar documentação completa em LATEX ABNT incluindo di agramas listagens de microcódigo e discussões sobre resultados e limita ções 3 METODOLOGIA A condução do projeto foi organizada em fases sequenciais assegurando rastreabilidade e validação incremental A Figura 1 apresenta o fluxo macro do trabalho 5 Figura 1 Fluxo metodológico para engenharia reversa do MIC1 6 31 Levantamento de Requisitos Foram analisadas três fontes primárias o datasheet do MIC1 versão de 1987 1 o capítulo 4 de 2 e o capítulo 5 de 3 Desse estudo extraíramse especificações elétricas polaridades tempos de propagação e funcionais cam pos da microinstrução priorização de barramentos 32 Ferramenta de Simulação A equipe avaliou LTspice Logisim Evolution e Multisim Optouse por Multisim devido à biblioteca nativa de circuitos TTL LS e CMOS HC compatível com a lógica original do MIC1 capacidade de encapsular subcircuits hierárquicos com conectores de bar ramento de 32 linhas analisador lógico com captura de timing diagrams exportáveis em CSV 33 Modelagem Hierárquica O projeto foi dividido em oito blocos 1 Registradores 32 bits MAR MDR PC MBR SP LV CPP TOS OPC 2 Multiplexador BBus 161 3 ALU 32 bits baseada em quatro 74LS381 para reduzir fanin 4 Shift Unit deslocamento lógico à esquerda 8 bits e aritmético à direita 1 bit 5 Registradores de estado N Z Carry 6 Memory Interface RAM 32 k32 e ROM de programas IJVM 7 Control Store ROM 51236 e registradores MIRMPC 7 8 Clock Reset gerador de 10 MHz e temporizador de poweron reset 34 Validação Incremental Para cada bloco definiuse uma suíte de testes unitários Por exemplo a ALU foi verificada com operações ADD AND NOT e INC Somente após apro vação unitária procedeuse à integração no datapath A fase final consistiu na execução do microprograma IJVM carregando um trecho que soma dois ope randos e armazena o resultado em memória 4 ORGANIZAÇÃO DO DATAPATH A Figura 2 descreve a topologia do caminho de dados reconstruído Figura 2 Caminho de dados completo do MIC1 no Multisim Observase a presença dos três barramentos tristate ABus origem fixa no registrador MAR ou PC destinado à memória BBus multiplexador controlado por campo BSEL permitindo selecio nar qualquer registrador de uso geral CBus resultado da ALUShift distribuído aos registradores habilitados pelo campo CSEL 9 O bloco ALU expõe sinais de condição N e Z Esses sinais são retroalimen tados à lógica de salto campo JAM possibilitando desvios microprogramados condicionalmente 5 LOJA DE CONTROLE A control store foi sintetizada com o componente PROM Xilinx 51236 O arquivo de inicialização mic1controlmif foi traduzido a partir do mi crocódigo original publicado por 1 A Tabela 1 resume o formato da micro instrução Tabela 1 Formato da microinstrução MIC1 36 bits Campo Bits Descrição ADDR 08 Próximo endereço na store JAM 911 JAMZ JAMN JMPC ALU 1217 F0 F1 ENA ENB INVA INC CSEL 1825 Máscara de escrita 9 registradores MEM 2627 RD WR BSEL 2831 Seleção de fonte do BBus SHF 3233 SLL8 SRA1 RES 3435 Reservado O arquivo mic1controlmif é apresentado no Apêndice A Listagem 51 demonstrando as primeiras sete microinstruções responsáveis pelo fetch 1 microinstructions 06 fetchdecode sequence 2 000 0020C5 MAR PC 3 001 0120D5 MDR MemMAR 4 Listing 51 Trecho inicial do microcódigo MIC1 6 IMPLEMENTAÇÃO EM MULTISIM 61 Bloco de Registradores Cada registrador de 32 bits foi modelado com 32 Dflipflops tipo 74LS374 A habilitação de escrita é controlada por um decodificador 91 cujo sinal de seleção provém do campo CSEL Para minimizar fanout buffers 74LS244 isolam o CBus 62 Unidade Lógica e Aritmética A ALU combina quatro circuitos 74LS381 de 8 bits operando em paralelo e um decodificador 74138 que converte o campo ALU em linhas de função O retardo total medido entrada saída foi de 27 ns coerente com especificações TTL 5 63 Shift Unit Implementada com 74LS245 tristate e 74LS164 registradores de deslo camento possibilita as operações passthrough SLL8 e SRA1 O sinal SHF decide o caminho de dados a ser ativado 12 Figura 3 Diagrama da Shift Unit implementada 7 TESTES E RESULTADOS 71 Programa de Validação O programa em IJVM carregado na ROM executa a soma de dois valores in seridos na pilha e armazena o resultado em memória A Listagem 71 apresenta o código em assembly 1 BIPUSH 0x03 push3 2 BIPUSH 0x04 push4 3 IADD pushpoppop 4 ISTORE 0x10 Mem16 result 5 HALT Listing 71 Rotina IJVM para validação 72 Captura de Sinais O analisador lógico foi configurado para observar CBUS310 MDR310 sinais NZ e MPC A Figura 4 mostra a saída onde se confirma que o valor 0x00000007 é escrito na memória no ciclo 46 14 Figura 4 Diagrama temporal comprovando a operação IADD 3 4 7 73 Discussão dos Resultados Observouse que O fetch completo consome três microciclos conforme descrito por 2 A latência média por instrução IJVM foi de 95 microciclos alinhada aos 910 microciclos reportados em implementações FPGA 7 O uso de buffers tristate reduziu reflexões no CBus eliminando glitches anteriormente detectados nos registradores 8 CONCLUSÃO E TRABALHOS FUTUROS A engenharia reversa do MIC1 culminou em um modelo funcional em Mul tisim capaz de executar instruções IJVM seguindo especificação canônica A simulação provouse ferramenta eficaz para validar premissas de projeto iden tificar gargalos de temporização e esclarecer a dinâmica da microprogramação Em trabalhos futuros recomendase 1 Implementar cache unificada de instruçõesdados para analisar impacto em throughput 2 Migrar o design para hardware reconfigurável FPGA utilizando VHDL mantendo correspondência de microinstruções 3 Introduzir monitor de depuração em nível microinstrução permitindo singlestep e inspeção de registradores via UART 4 Avaliar a substituição da ALU TTL por IPcore aritmético para redução de área e consumo REFERÊNCIAS 1 TANENBAUM A S MIC1 Microarchitecture Design Notes Vrije Universiteit Amsterdam 1987 2 TANENBAUM A S AUSTIN T Structured Computer Organization 6 ed Pearson 2013 3 AUSTIN T TANENBAUM A S Structured Computer Organization 5 ed Prentice Hall 2004 4 PATTERSON D A HENNESSY J L Computer Organization and Design ARM Edition 2 ed Morgan Kaufmann 2020 5 TEXAS INSTRUMENTS SN74LS381 4Bit Arithmetic Logic Unit datasheet 1994 6 NATIONAL INSTRUMENTS NI Multisim User Manual Austin 2023 7 MORENO E SILVA A Implementação do MIC1 em FPGA e Análise de Desempenho Anais do XX Simpósio Sul de Microeletrônica p 4551 2018