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SOLUÇÕES DOS EXERCÍCIOS Capítulo 2 1 a 01010100BCD8421 b 528 c 525 d 54H e 303046875 f 12F0C16 g 0011 0000 0011 0000 0100 0110 1000 0111 0101BCD8421 h 10110011011Gray i 100101101102 j 1206 k 22668 l 4B616 m 10100101111011112 n 16593359375 o 2457368 p 0001 0110 01011001 0011 0011 0101 1001 0011 0111 0101BCD8421 q AD0CCC16 r 25503148 s 10101101000012 t 1111101100001Gray u 0001 0111 0011 0000 0101BCD8421 2 20341 3 8 4 Deslocar à esquerda é equivalente a dividir por 2 Deslocar à direita é equivalente a multiplicar por 2 5 123 11110112 0001 0010 0011BCD 12 11002 0001 0010BCD 1450 101101010102 0001 0100 0101 0000BCD 6 Decimal BDC4321 RSTU 0 0000 1 0001 2 0010 3 0100 4 1000 5 1001 6 1010 7 1100 8 1101 9 1111 7 Não é possível implementar o código BCD6411 pois não há como representar os valores 3 e 9 Também não é possível implementar o código BCD4211 pois não há como representar o valor 9 8 Hexadecimal 9 8 11 Octal 7 7 16 9 Não é possível converter 487038pois não existe o dígito 8 no código octal 10 A idade real é 32 anos Capítulo 3 1 Y X WZ A B X 1 2 2 2 1 2 1 2 2 1 2 1 X X X X X X X X X X X C D 0 E XY 3 1 2 F A A A G ABC H AB CD B A I YZ X J AC AB K 𝐿 𝐴𝐵𝐷 𝐶 M A C B A N X Z Y O C B A P Z Y X XYZ Q C B A R S X3 WYZ XYZ WX T U Z2 V 0 C A B X 1 AB AB AB AB Y 1 2 1 2 1 2 1 2 1 X X X X X X X X Z W ABC 2 B Bateria descarregada O Oxigênio baixo A Água baixa B O A AO BO AO ABO BO Emergir 3 S NA X L M S R N S RX LM A YXSTZ F 4 5 Simplifique as seguintes expressões AYW ZW X A Y B 𝐶 𝑥 𝑦 𝑧 Capítulo 4 1 As expressões a seguir são iguais Prove a F1 BC A BC BC A BC C A B C A B ABC ABC ABC ABC b F2 𝐴𝐵𝐴𝐶 𝐴𝐵𝐴𝐶 AC AB AC AB AC C AB A AB ABC ABC ABC ABC 2 i A B C F1 F2 0 0 0 0 1 0 1 0 0 1 0 1 2 0 1 0 0 1 3 0 1 1 1 0 4 1 0 0 0 0 5 1 0 1 1 1 6 1 1 0 1 1 7 1 1 1 0 0 F1 B C B C A B C A B C A A ABC ABC ABC ABC F2 B C B C A B C A B C A A ABC ABC ABC ABC 3 0 3 5 6 1 m F e 4 7 2 1 1 M F 5 6 2 1 2 m F e 4 7 3 0 2 M F 4 ABC ABC ABC ABC ABC ABC ABC ABC F 1 ABC ABC ABC ABC ABC ABC ABC ABC F 2 5 C B A C B A C B A C B A ABC ABC ABC ABC F 1 C B A C B A C B A C B A ABC ABC ABC ABC F 2 6 0 1 2 2 3 0 1 2 3 0 1 2 3 0 1 2 3 0 1 2 3 0 1 3 2 A A A A A A A A A A A A A A A A A A A A A A A A A C 7 a AB AC BC BC AC AB BC AC AB G 1 C B C A B A BC AC AB BC AC AB G 1 b AC AC G 2 A C AC AC G 2 8 i A B C G1 G2 0 0 0 0 0 0 1 0 0 1 0 0 2 0 1 0 1 0 3 0 1 1 0 0 4 1 0 0 0 0 5 1 0 1 1 1 6 1 1 0 1 0 7 1 1 1 1 1 6 7 2 5 1 m G e 0 1 3 4 1 M G 𝐺2 𝑚57 e 4 6 3 2 0 1 2 M G 9 A B C Apresentado Questionado 0 0 0 1 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 0 Sim 10 𝐵𝑜𝑚𝑏𝑎 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐵𝑜𝑚𝑏𝑎 𝐿2 𝐿3 𝐿4 𝐿1 𝐿3 𝐿4 𝐿1 𝐿2 𝐿4 𝐿1 𝐿2 𝐿3 11 a 9 111315 7 5 m ABCD BCD AB D AB G b 1 2 3 5 6 7 m H 𝐺 𝐻 𝑚57 9 111315 7 6 1 2 3 5 m H G 12 A B C Luz 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 ABC ABC ABC ABC Luz 13 MIC MP3 FM C1 C2 C3 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 1 0 0 MICMP FM C 3 3 3 2 C MICMP C MIC 1 14 A3 A2 A1 A0 C1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 3 3 2 A A A A NãoBCD 15 5 4 3 5 3 2 4 3 2 5 3 1 4 3 1 5 2 1 4 2 1 3 1 2 m m m m m m m m m m m m m m m m m m m m m m m m Sim 16 A B B A F 0 0 0 0 1 1 1 0 1 1 1 0 Se A0 F B e se A1 F B Assim A funciona como controle da inversãonão inversão de B 17 GA GB GC GD A B C D 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 0 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 1 1 1 1 1 0 0 0 A GA B GAGB C A B C G G G D C A B D G G G G 18 A B C D X1 X2 X3 X4 X5 X6 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 1 0 1 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 0 1 0 1 0 0 1 1 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 0 0 1 0 1 0 0 0 1 1 0 1 1 0 1 0 0 1 1 1 1 0 1 0 1 0 1 0 1 1 1 1 1 0 1 0 1 0 X A 1 ABCD X 2 BD BC AB X 3 𝑋4 𝐴𝐶𝐷 𝐵𝐶𝐷 ABC CD X 5 CD BD AD X 6 19 GA GB A B C 0 0 0 0 0 0 1 0 1 1 1 0 1 1 0 1 1 1 0 1 A GA GAGB GAGB B C GB 20 A B C D FA FB FC FD 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 0 1 0 1 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 1 1 1 1 0 0 0 𝐹𝐴 𝐴𝐷 𝐴𝐵𝐶 𝐹𝐵 𝐴𝐵 𝐹𝐶 𝐴𝐵𝐶 𝐵𝐶𝐷 BCD ACD FD 21 a A B A AB AB B b AB AB B A A B c A AB AB B A B d AB AB B A A B e A B A AB AB B f B A AB AB B A Capítulo 5 1 𝑅 𝐶 𝐴𝐵 𝐴𝐵 ABC ABC ABC ABC S ACD ABD BD T AD AB U V BD BD BC AB X ABCD BCD AD Y CD BD Z 𝑊 𝐵𝐶𝐸𝐹 𝐵𝐶𝐹 𝐵𝐷𝐸𝐹 𝐴𝐵𝐸𝐹 𝐵𝐶𝐷𝐹 𝐴𝐶𝐷𝐸𝐹 2 ABC ABC R ABC ABC ABC ABC S BCD BD AD T AB AD U D B V BCD AB X CD AB ACD AD Y CD BD Z 𝑊 𝐵𝐸𝐹 𝐵𝐶𝐹 𝐵𝐶𝐸 𝐶𝐷𝐹 𝐵𝐸𝐹 𝐴𝐵𝐶𝐷 𝐴𝐵𝐷𝐸 3 A B C A B C R B C A B C A B C A B C A S D D B C A D B T B D A A U V BD D A B B C X D B C D A D A C A Y D D C B Z 𝑊 𝐵 𝐸 𝐹𝐵 𝐶 𝐹𝐵 𝐶 𝐸𝐶 𝐷 𝐹𝐵 𝐸 𝐹 𝐴 𝐵 𝐶 𝐷𝐴 𝐵 𝐷 𝐸 4 5 7 4 1 2 3 m R e M 0 6 R 4 7 1 2 m S e 6 3 5 M 0 S 2 8 10111315 0 m T e 9 1214 7 3 4 5 6 M 1 T 9 111315 7 6 5 4 m U e M 0 1 2 3 8 101214 T 7 1315 5 m V e 6 8 9 10111214 M 0 1 2 3 4 V 7 121315 5 4 0 1 2 3 m X e M 6 8 9 101114 X 9 111315 6 5 m Y e 7 8 101214 4 M 0 1 2 3 Y 7 10131415 6 5 2 m Z e 4 8 9 1112 M 0 1 3 Z 𝑊 𝑚0 4 8 9 11 12 17 18 19 21 22 23 25 32 40 41 43 49 50 51 53 54 55 e 𝑊 𝑀1 2 35 6 7 10 13 14 15 16 20 24 26 27 28 29 30 31 33 34 35 36 37 38 3942 44 45 46 47 48 52 56 57 58 59 60 61 62 63 5 AB AB AB CD 00 01 11 10 CD 00 01 11 10 CD 00 01 11 10 00 0 0 0 0 00 0 0 0 0 00 0 0 0 0 01 0 1 1 1 01 0 1 1 0 01 0 1 1 0 11 0 0 1 1 11 0 1 1 0 11 0 1 1 0 10 0 1 0 0 10 0 1 0 0 10 0 0 0 0 UY UZ VZ 6 AB AB AB CD 00 01 11 10 CD 00 01 11 10 CD 00 01 11 10 00 1 1 1 1 00 1 0 0 1 00 1 0 0 1 01 1 1 1 0 01 0 1 1 1 01 0 1 1 0 11 1 1 1 1 11 0 0 1 1 11 0 1 1 1 10 1 0 0 1 10 1 1 0 1 10 1 0 0 1 TX TY TV 7 a AB AC Z b N 1 c 𝑌 𝐴𝐵𝐶 𝐴𝐵𝐷 𝐵𝐶𝐷 d E 0 e 2 1 1 3 A A A A W f Y X WZ M g Y A h C B A L i G 1 j AC AB H k D Z2 8 𝐾 𝐵𝐶 𝐵𝐶𝐷 𝐴𝐵𝐶 𝐴𝐵𝐷 9 A GA B GAGB C A B C G G G D C A B D G G G G 10 A GA GAGB GAGB B C GB 11 AB AB CD 00 01 11 10 CD 00 01 11 10 00 1 1 00 1 0 01 0 1 01 1 0 11 1 0 11 1 0 10 1 1 10 1 0 𝐹𝐴 𝐷 𝐵𝐶 FB A AB AB CD 00 01 11 10 CD 00 01 11 10 00 00 01 01 1 0 1 0 11 1 0 0 0 11 0 0 0 1 10 1 0 0 0 10 𝐹𝐶 𝐴𝐵 𝐵𝐷 𝐹𝐷 𝐵𝐶 𝐴𝐶 12 1 3 3 2 A A A A NãoBCD 13 X A 1 ABCD X 2 BD BC AB X 3 𝑋4 𝐴𝐶𝐷 𝐵𝐶𝐷 ABC CD X 5 CD BD AD X 6 14 𝐵𝑜𝑚𝑏𝑎 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐵𝑜𝑚𝑏𝑎 𝐿2 𝐿3 𝐿4 𝐿1 𝐿3 𝐿4 𝐿1 𝐿2 𝐿4 𝐿1 𝐿2 𝐿3 15 ABC ABC ABC ABC Luz Capítulo 6 1 AB 2 AB CD 00 01 11 10 CD 00 01 11 10 00 0 1 0 00 0 1 1 01 0 1 01 0 0 11 0 0 1 11 0 1 0 10 0 1 10 1 0 AD AC AB H BC ACD G AB AB CD 00 01 11 10 CD 00 01 11 10 00 0 0 1 00 1 0 1 01 1 0 01 1 0 11 0 0 1 11 0 1 1 10 0 0 10 0 1 ACD BCD BCD F 𝐸 𝐵𝐷 𝐴𝐶 𝐴𝐶 𝐵𝐷 2 HG 1 HG 2 FE 00 01 11 10 FE 00 01 11 10 00 0 0 1 1 00 0 1 1 0 01 0 0 1 01 1 1 0 11 0 1 1 11 1 0 0 10 10 GF H D GF HGE C HG 3 HG 4 FE 00 01 11 10 FE 00 01 11 10 00 1 1 0 0 00 1 0 0 1 01 0 1 1 01 0 1 0 11 0 0 1 11 1 0 1 10 10 HE GFE H E B GFE GF GE A 3 3 AB AB CD 00 01 11 10 CD 00 01 11 10 00 1 0 1 0 00 1 0 1 1 01 1 0 1 1 01 1 0 1 0 11 0 0 1 1 11 0 1 1 0 10 1 0 1 1 10 1 1 1 0 BCD AD AC AB ABC H ABD BC ACD AB ABC G AB AB CD 00 01 11 10 CD 00 01 11 10 00 1 0 0 1 00 1 1 0 1 01 1 1 1 0 01 1 1 1 0 11 0 0 1 1 11 0 1 1 1 10 1 0 1 0 10 1 0 1 1 ABC ACD BCD BCD ABD ABC F BD AC BD AC E HG 5 6 HG FE 00 01 11 10 FE 00 01 11 10 00 0 0 1 1 00 0 1 1 0 01 0 0 1 1 01 1 1 1 0 11 0 1 1 1 11 1 0 1 0 10 1 1 1 1 10 1 1 1 1 FE GF H D HG FE GF HGE C HG 7 8 HG FE 00 01 11 10 FE 00 01 11 10 00 1 1 0 0 00 1 0 0 1 01 0 1 1 1 01 0 1 1 0 11 0 0 1 1 11 1 0 1 1 10 1 1 1 1 10 1 1 1 1 HF HE GFE H E B FE HF GFE GF GE A 4 AB 1 AB CD 00 01 11 10 CD 00 01 11 10 00 0 1 0 00 0 0 1 01 0 0 01 0 1 11 0 0 1 11 0 1 0 10 0 0 10 0 1 ACD AB X 𝑌 𝐵𝐶𝐷 𝐵𝐶 𝐵𝐷 AB AB CD 00 01 11 10 CD 00 01 11 10 00 0 0 0 00 1 1 1 01 1 1 01 0 0 11 0 0 0 11 0 0 0 10 1 1 10 1 1 CD CD Z CD CD W Obs As três primeiras linhas do ASCII valem 011 para os valores entre 0 e 9 5 Entrada Selecionada Saídas Y3 Y2 Y1 Y0 X0 1 1 1 1 X1 1 1 1 0 X2 1 1 0 1 X3 1 1 0 0 X4 1 0 1 1 X5 1 0 1 0 X6 1 0 0 1 X7 1 0 0 0 X8 0 1 1 1 X9 0 1 1 0 Y3 X0 X1 X2 X3 X4 X5 X6 X7 Y2 X0 X1 X2 X3 X8 X9 Y1 X0 X1 X4 X5 X8 X9 Y0 X0 X2 X4 X6 X8 6 D C B A Vcc 0 1 2 3 4 5 6 7 8 9 Valido 7 Zin Zin Zout BCD XS3 MSB Zin Zin Zout BCD XS3 Zin Zin Zout BCD XS3 Zin Zin Zout BCD XS3 LSB 0 1 Zin 0 Decodificador não deve mostrar 0 Zin 1 Decodificador deve mostrar 0 𝑍𝑜𝑢𝑡 𝑍𝑖𝑛 𝐷 𝐶 𝐵 𝐴 Entradas Saídas Zin D C B A a b c d e f g 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 1 1 1 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 1 0 0 1 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 0 0 0 0 1 0 1 0 0 0 0 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 ZinDC CBA DBA a ZinDC CB b ZinDC CBA c ZinDC DB A CBA DBA d ZinDC CB A e BA ZinDC DB f DBA ZinDC DBA g 8 S0 S1 S2 S3 S4 S5 S6 S7 C B A F Decodificador 4 para 16 D S8 S9 S10 S11 S12 S13 S14 S15 9 Decodificador 3x8 utilizando um DEMUX 1x8 Sim com entrada de dados ligada em 1 Contrário Não 10 S0 MUX 2x1 MUX 2x1 YB YA A0 A1 B0 B1 S MUX 2x1 MUX 2x1 YD YC C0 C1 D0 D1 11 MUX 4x1 MUX 4x1 YB YA A0 A1 B0 B1 S MUX 4x1 MUX 4x1 YD YC C0 C1 D0 D1 0 12 MUX 4x1 MUX 4x1 MUX 4x1 Y A B C D E F G H S1 S0 S1 0 MUX 4x1 MUX 4x1 MUX 4x1 Y0 A0 B0 C0 D0 E0 F0 G0 H0 MUX 4x1 MUX 4x1 MUX 4x1 Y1 A1 B1 C1 D1 E1 F1 G1 H1 S1 S0 S1 0 13 MUX 16x1 C 1 1 0 1 1 1 1 A B F 0 1 1 1 0 1 1 1 1 D MUX 16x1 C 0 0 0 1 0 1 1 A B F 0 0 1 0 0 0 0 0 1 D MUX 16x1 C 0 0 1 1 1 0 1 A B F 1 1 1 0 0 0 1 1 0 D MUX 16x1 C 0 0 1 1 1 0 1 A B F 1 0 0 1 1 1 0 0 1 D 14 MUX 8x1 D 1 1 C 1 1 A B F 1 MUX 8x1 D 0 1 0 0 0 C 1 A B F 0 MUX 8x1 D C C C C C C 1 A B F C MUX 8x1 D C C C C C C A B F C MUX 8x1 D 1 1 A A 1 1 1 B C F A MUX 8x1 D 0 A 0 A 0 A A B C F A MUX 8x1 D A A A A A A 1 B C F A MUX 8x1 D 0 0 1 1 1 0 A B C F 1 MUX 8x1 C 1 1 D 1 0 1 1 A B F 1 MUX 8x1 C D D 0 0 0 D 1 A B F 0 MUX 8x1 C 1 0 0 0 1 1 D A B F 1 MUX 8x1 C 0 1 1 0 1 1 D A B F 0 C C 1 15 MUX 4x1 B 1 A CD C 1 F MUX 4x1 B C A C C F MUX 4x1 B D A 0 0 F MUX 4x1 B C A C C F CD CD CD MUX 4x1 C 1 B A AD 1 F MUX 4x1 C A B A A F MUX 4x1 C AD B F MUX 4x1 C 0 B 1 1 F A AD AD AD AD MUX 4x1 D BC A 1 BC F MUX 4x1 D BʘC A F MUX 4x1 D 0 A B B F MUX 4x1 D CB A F BC BC BC MUX 4x1 C BD A 1 1 B F MUX 4x1 C B A B B F MUX 4x1 C BD A F MUX 4x1 C B A B B F B BD BD BD BʘC CB CB BD MUX 4x1 D AB C 1 AB F MUX 4x1 D AʘB C F MUX 4x1 D AB C AB B F MUX 4x1 D B C F AʘB AB B MUX 4x1 D AC B AC 1 F MUX 4x1 D B F MUX 4x1 D 0 B F MUX 4x1 D C B C C F AC AC AC A AʘB B AB A AB AB AC AʘC AʘC AC BC CB Capítulo 7 1 a 11010110 00101010 100000000 b 11010110 10101010 110000000 c 11010110 00101010 10101100 d 11010110 10101010 00101100 e 10101010 11010110 111010100 2 a 00110101 00010111 01001100 b 00110011 10010010 11000101 c 00110101 00010111 00011110 d 00110011 10010010 10100001 estouro de campo e 10010010 00110011 01011111 estouro de campo 3 a 26 14 011010 110010 001100 b 14 26 001110 100110 110100 c 31 7 011111 111001 011000 d 13 11 10011 01011 11110 e 12 15 110100 110001 100101 f 17 1 101111 111111 101110 4 2047 a 2047 5 8 bits implicam que o limite inferior é 127 Como um operando é 54 o outro deve ter valor máximo 73 6 Ouexclusivo é dado por B A AB AB S o que corresponde à três portas lógicas simples em série Meio somador tps 3ns e tpc 1ns Somador pleno Fig 75 tps 6ns e tpc 5ns 7 tps0 6ns e tpc0 5ns tps1 tpc03ns 8ns e tpc1 tpc0 2 7ns tps2 tpc13ns 10ns e tpc2 tpc1 2 9ns tps3 tpc23ns 12ns e tpc3 tpc2 2 11ns tps7 20ns e tpc1 19ns 8 Termo Propagado Fig 737 tpp 3ns Carry in Fig 738 tpcin tpp 2 5ns Tempo Soma Fig 737 tps tpcin 3 8ns 9 16ns 10 M 1 S 0111 M 0 Cin 1 S 0011 M 0 Cin 0 S 0100 Capítulo 8 1 NãoOu 0 NãoE 1 2 D Q Q Clock Clock D D Q Q Clock Q Q 1 2 3 Não pois enquanto Clk 1 as saídas ficariam trocando de estados oscilando 4 0101 5 J K Clk K 6 Mesma resposta 7 J K Q 8 J K Q 9 Sim No flipflop T por rampa de descida a entrada T desejada deve estar presente no momento da rampa No flipflop T ME se T 1 em algum momento durante Clk 1 então a saída muda de estado na rampa de descida de Clk 10 T Q Q Clock Q Q D Clock 11 Sim No flipflop D por rampa de descida a entrada D desejada deve estar presente no momento da rampa No flipflop D ME se em algum momento durante Clk 1 a entrada D se tornar diferente da saída então a saída muda de estado na rampa de descida de Clk 12 T Clk Q 13 D Clk Q 14 D Q 15 Esquerda multiplicado pro 2 Direita dividido por 2 16 E0 E1 E2 E3 Q0 Q1 Q2 Q3 Paralelo Clk 0 0 0 1 0 0 0 1 A 1 0 0 0 0 0 0 0 0 0 0 0 B C D Capítulo 9 1 Clk 1 1 Clk 1 1 Clk 1 1 Clk 1 1 A B C D Contar J1 Q1 Q1 J2 Q2 Q2 J4 Q4 Q4 J3 Q3 Q3 K1 K2 K4 K3 2 1 1 C D Contar Clk J Q Q K Set Clr 1 1 B Clk J K Set Clr Q Q 1 1 A Clk J Q Q K Set Clr 1 1 Clk J K Set Clr Q Q c d b a 3 Inclusão de multiplexador para as entradas Exemplo de alteração no circuito da Fig 917 Contar Clk J K Q Q A B D C 1 1 Clk J K Q Q Clk J K Q Q Clk J K Q Q M U X M U X 0 0 M U X M U X 0 0 M U X M U X 0 0 M U X M U X 0 0 contagemreset 4 SD CBA RD CBA SC DBA RC DBA DCA DCA SB DCA DCA RB DCB DCB DCB DCB SA DCB DCB DCB DCB RA 5 JD CBA KD CBA JC DBA KC DBA DCA DCA JB DCA DCA KB DCB DCB DCB DCB J A DCB DCB DCB DCB KA DCBA DCBA TD DCBA DCBA TC DCBA DCBA DCBA DCBA TB DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA TA DA DB CBA DD DCBA DC CA CB DC BA DCA DCA DB DCA DCA DCA DCA DA 6 CBA DC DD DA CBA DB DC BA BA DB DA CA DA 7 DC CA CB DD CBA DB DA DC DBA CBA BA DB DA CA DA 8 Através da inclusão de um multiplexador em cada flipflop Uma das entradas recebe as expressões de contagem crescente e a outra entrada recebe as expressões de contagem decrescente 9 Contagem crescente SD CBA RD DC SC CBA CBA DC RC SB BA RB BA DA CA SA RA A J D CBA K D DC JC CBA BA DC KC JB BA K B BA C D J A KA 1 CBA DC TD BA DC TC TB A D C TA Contagem decrescente SD DC RD CBA DC CBA SC RC CBA SB BA DC BA RB SA A RA A JD DC KD CBA BA D JC KC BA JB A BA DC KB JA 1 KA 1 CBA DC TD BA DC TC A DC TB TA 1 10 Adicionase a variável D para a montagem do contador Utilizamse somente as saídas C B e A para a aplicação desejada D C B A 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 1 1 0 1 1 0 1 1 0 1 1 1 0 1 0 1 0 0 1 0 0 0 0 J D BA KD CB JC CB KC CA C D JB D C KB D C B J A D C KA Capítulo 10 1 1 0 0 1 1 0 0 1 0 0 1 S0 0 S00 0 Si 0 S1 0 S10 0 S100 1 S0010 1 S001 0 1 0 1 1 2 0 1 1 0 1 0 0 0 1 0 0 1 Si 0 S0 0 S01 0 S010 0 S1 0 S11 0 S0101 1 Strava 0 1 1 0 1 3 0 0 1 0 1 1 0 1 Si 0 S0 0 S00 0 S001 0 S0011 1 1 0 4 Si S0 1 0 0 0 S1 S01 Sfalso SOK Sfalsos 0 0 1 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 0 5 Si S1 1 0 S0 SB1 SB10 0 0 1 1 0 1 1 0 1 0 0 1 0 Z1 S10 S01 S100 S010 Z2 1 0 Z2 1 6 01 00 00 00 00 SC01 1 S00 0 SD01 0 SC10 1 SD10 0 S11 1 01 10 10 11 11 11 10 01 11 10 10 01 01 01 00 11 00 10 11 7 00 00 00 SC01 1 S00 0 SD01 0 S11 1 01 10 11 01 10 11 01 10 01 10 11 11 00 8 Si S0 1 0 0 0 S1 S00 S11 SOK Sfalsos S10 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 1 1 1 0 0 9 0 0 0 1 1 Si 0 S0i1p 0 S0p1p 0 S0i1i 0 S0p1i 1 1 0 0 1 1 10 Si S0 1 0 0 1 S1 Sx0 Sx1 SA SB 0 1 1 1 0 0 1 0 0 0 1 1 1 0 0 1 1 0 0 0 1 1 0 1 11 Si 1 S0 0 0 0 1 0 0 0 S00 S1i 1 0 S1p 0 0 0 0 0 0 1 0 1 0 12 00 11 01 10 Si 0 S1 0 S2 0 S3 0 S4 1 01 10 00 11 00 11 00 11 01 10 01 10 01 10 00 11 13 Estado Atual Estado Seguinte Saída X0 X1 Si S0 Si 0 S0 S00 Si 0 S00 S00 S001 0 S001 S0 S0011 0 S0011 S0 Si 1 Y2 Y1Y0 0 1 00 Si S0 01 S001 S0011 11 10 S00 Y2X Y1Y0 00 01 11 10 00 S0 Si Si S00 01 S0 S0011 Si S0 11 10 S00 S001 Y2X Y2X Y1Y0 00 01 11 10 Y1Y0 00 01 11 10 00 1 0 0 0 00 0 0 0 1 01 1 1 0 1 01 0 0 0 0 11 11 10 0 0 10 1 0 Y2 Y1 Y2X Y1Y0 00 01 11 10 00 0 0 0 0 01 0 1 0 0 11 10 0 1 Y0 0 1 2 Y Y X J 0 2 Y X K Y X J 1 0 K X 1 Y X J 0 1 X Y K 2 0 Y2 Y1Y0 0 1 00 0 0 01 0 1 11 10 0 Z Z Y2Y0 14 Estado Atual Estado Seguinte Saída X0 X1 X0 X1 Si S0 S1 0 0 S0 S00 S00 0 0 S1 S10 S11 0 0 S00 SOK SOK 0 0 S10 SOK Sfalsos 0 0 S11 Sfalsos Sfalsos 0 0 SOK Si Si 1 1 Sfalsos Si Si 0 0 Y2 Y1Y0 0 1 00 Si S1 01 S0 S11 11 S00 S10 10 SOK Sfalsos Y2X Y1Y0 00 01 11 10 00 S0 S1 S11 S10 01 S00 S00 Sfalsos Sfalsos 11 SOK SOK Sfalsos SOK 10 Si Si Si Si Y2X Y2X Y1Y0 00 01 11 10 Y1Y0 00 01 11 10 00 0 1 1 1 00 0 0 0 1 01 0 0 1 1 01 1 1 1 1 11 0 0 1 0 11 1 1 1 1 10 0 0 0 0 10 0 0 0 0 Y2 Y1 Y2X Y1Y0 00 01 11 10 00 1 0 1 1 01 1 1 0 0 11 0 0 0 0 10 0 0 0 0 Y0 Y Y X Y Y X Y Y D 2 0 0 1 1 2 2 Y Y X Y D 1 2 0 1 0 1 2 1 0 2 1 2 0 Y Y Y Y YY Y Y X D Y2X Y1Y0 00 01 11 10 00 0 0 0 0 01 0 0 0 0 11 0 0 0 0 10 1 1 0 0 Z 0 1 2 Y Z Y Y Capítulo 11 1 S0 X 1 0 S1 X 0 1 S10 X 0 1 S101 X 1 0 S0 X 1 0 S1 X 1 0 S2 X 1 0 1 S3 X 0 1 Z Z a b Si X 0 1 S0 X 1 0 S00 X 1 0 S001 X 1 0 S000 X 0 1 0 S0010 X 0 1 Z Si X 1 0 S1 X 0 1 S10 X 0 S100 X 1 0 Z S0 X 1 0 S01 X 1 0 Z c d 2 J X 1 K1 1 1 0 J XY 1 0 K XY Za Y0 Zb Y1Y0 3 Y Y X S 0 1 1 Y X Y Y R 1 0 1 1 Y Y X S 0 0 1 YY X R 0 1 0 YY X Y Y X Z 1 0 1 0 4 Y X Y X Y Y T 0 1 0 1 1 1 0 T XY Y Y X Za 1 0 Zb Y1Y0 Y X YY Zc 0 1 0 5 Y Y X Y Y X D 0 1 0 1 1 YY X Y Y X D 1 0 0 1 0 Y Y X Za 1 0 Zb Y1Y0 YY X Y Y Zc 1 0 1 0 6 Espera M N R1 C Devolve1 DM M R2 C M Devolve2 DM R3 C Devolve3 DM R LiberaR1 LR R LiberaR0 LR DevolveR DM LiberaL DM L Capítulo 12 1 M0 Duas memórias 256x4 em paralelo M1 Duas memórias 256x4 em paralelo A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0A00H 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 M0 0 0 0 0 1 0 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 M1 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 A15 A14 A13 A12 A11 A10 A9 A8 M0 M1 Enable 2 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 6800H 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 M0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 M1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 M2 0 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 A15 A14 A13 A12 A11 A8 M1 M2 A10 A9 M0 Enable 3 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 E800H 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 M0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 M1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 M2 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 A15 A14 A13 A12 A11 A10 A9 M0 A8 M1 M2 Enable 4 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 A15 A14 A13 A12 A11 A10 A9 A8 Enable Enable DEMUX 2x4 Y0 Y1 Y2 Y3 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 M0 M1 S1 S0 S1 S0 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 A15 A14 A13 A12 A11 A10 A9 A8 Enable Enable DEMUX 2x4 Y0 Y1 Y2 Y3 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 M0 M1 M2 S1 S0 S1 S0 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 A15 A14 A13 A12 A11 A10 A9 A8 Enable Enable DEMUX 2x4 Y0 Y1 Y2 Y3 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 M0 M1 0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 M2 0 S1 S0 S1 S0 S1 S0 S1 S0 5 M0 Duas memórias 512x4 em paralelo M1 Uma memória 512x8 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 B000H 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 M0 1 0 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 M1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 A15 A14 A13 A12 A11 A10 A9 0 Enable Enable DEMUX 2x4 Y0 Y1 Y2 Y3 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 M0 M1 S1 S0 S1 S0 S1 S0 6 NNB A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 F300H 1 1 1 1 0 0 1 1 0 0 0 0 0 0 0 0 M 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 A10 A9 A8 00 01 11 10 0 0 0 1 1 1 0 1 0 1 8 9 10 8 10 10 9 A A A A A A A Dec A15 A14 A13 A12 A11 A8 A10 A9 Enable M 7 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 A180H 1 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 M 1 0 1 0 0 1 0 1 0 1 1 1 1 1 1 1 A10 A9 A8 A7 00 01 11 10 00 0 0 1 1 01 0 0 1 1 11 0 1 0 1 10 0 1 0 1 7 9 10 8 9 10 7 8 10 10 9 A A A A A A A A A A A Dec A15 A14 A13 A12 A11 A8 A10 A9 A7 8 A ROM não tem linha de escritaleitura Capítulo 13 1 A1 A0 Decodificador 2x4 D3 D2 D1 D0 00 à A1A0 01 à A1A0 10 à A1A0 11 à A1A0 2 A1 A0 D3 D2 D1 D0 A0 A1 A1A0 A1A0 A1A0 A1A0 3 A1 A0 D0 D1 D2 D3 4 A X Y Z W B C D 5 A X Y Z W B C D 6 Clk D Q Q MUX 4x1 MUX 2x1 ES A B C CLK S1 S1 S0 00 01 10 11 0 1 1 1 7 Clk D Q Q MUX 4x1 MUX 2x1 ES A B C CLK S1 S1 S0 00 01 10 11 0 1 0 1 0 Capítulo 14 1 O circuito da Figura 1411 é mais rápido pois Efeito transistor de Q1 para desligar rapidamente Q2 Transistor elevador Q3 no lugar do resistor elevador 2 Impedir que Q3 entre em condução quando as estradas estiverem em nível alto 3 25 40 1000 IH OH I I N e 5 61 8 m m I I N IL OL portanto N5 4 20 50 1000 IH OH I I N e 80 10 8 m m I I N IL OL portanto N20 5 A IOH 1000 e A IIH 190 50 20 220 240 portanto OK mA IOL 20 e mA m m m m IIL 64 2 20 2 40 61 portanto OK 6 20 20 400 IH OH H I I N e 22 2 0 36 8 m m I I N IL OL L portanto N20 Não influencia o ponto X 7 VOH e IOH 8 TTL acionando DTL OK Tensões compatíveis vide Figura 145 e Tabela 142 A IOH 400 e IIH é somente corrente reversa mA IOL 16 e mA k I IL 155 2 90 4 DTL acionando TTL OK Tensões compatíveis vide Figura 145 e Tabela 142 A k IOH 400 4 42 4 e A I IH 40 mA I I IL OL 15 5 10 e mA I IL 61 9 Não Se a porta lógica de alta impedância estiver com sua saída em modo normal em nível alto e a porta coletor aberto estiver com sua saída em nível baixo causará corrente excessiva Portanto não implementa E por fios Se a porta lógica de alta impedância estiver com sua saída em alta impedância não tem como implementar E por fios com a porta coletor aberto 10 D6 ajudar a descarregar a base de Q3B quando a saída mudar para nível baixo através de Q2 resistores e Q5 D7 ajudar a descarregar a carga em Y quando a saída mudar para nível baixo através de Q2 resistores e Q5 11 Sim pois VOL 0 VOH VDD IIL 0 e mA k I IH 0 43 10 70 5 IOL1m 12 Não pois mA K K r K I OL IL 11 1 2 70 4 2 70 4 mA IOL 1 Além disso V K m I r V IL ol OL 11 1 11 sendo maior que V VOH 90 13 Sim pois IIL IIH 0 V VOL 20 DD IL V V 30 DD OH V V DD IL V V 70 14 74ALS00 Acionador Carga 7400 74H00 74L00 74LS00 74S00 15 4001 mA IOH 1 e A IIH 190 50 20 220 240 portanto OK mA IOL 1 e mA m m m m IIL 64 2 20 2 40 61 portanto não pode 4050 mA IOH 16 e A IIH 190 50 20 220 240 portanto OK mA IOL 16 e mA m m m m IIL 64 2 20 2 40 61 portanto OK 16 Como não há correntes IIL e IIH seria possível colocar muitas portas CMOS como carga Entretanto as portas CMOS apresentam capacitância de entrada e portanto quanto maior a quantidade de portas CMOS maior será a capacitância de entrada e consequentemente menor a velocidade de chaveamento 17 A Erro Fonte de referência não encontrada apresenta um buffer 4050 funcionando com dreno de corrente para acionar um LED Refaça os cálculos sabendo que o buffer 4050 é usado como fonte de corrente Nesse caso ao invés de VCC a rede diodoresistor deve ser ligada ao terra Sabese que N P O O 085r r
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SOLUÇÕES DOS EXERCÍCIOS Capítulo 2 1 a 01010100BCD8421 b 528 c 525 d 54H e 303046875 f 12F0C16 g 0011 0000 0011 0000 0100 0110 1000 0111 0101BCD8421 h 10110011011Gray i 100101101102 j 1206 k 22668 l 4B616 m 10100101111011112 n 16593359375 o 2457368 p 0001 0110 01011001 0011 0011 0101 1001 0011 0111 0101BCD8421 q AD0CCC16 r 25503148 s 10101101000012 t 1111101100001Gray u 0001 0111 0011 0000 0101BCD8421 2 20341 3 8 4 Deslocar à esquerda é equivalente a dividir por 2 Deslocar à direita é equivalente a multiplicar por 2 5 123 11110112 0001 0010 0011BCD 12 11002 0001 0010BCD 1450 101101010102 0001 0100 0101 0000BCD 6 Decimal BDC4321 RSTU 0 0000 1 0001 2 0010 3 0100 4 1000 5 1001 6 1010 7 1100 8 1101 9 1111 7 Não é possível implementar o código BCD6411 pois não há como representar os valores 3 e 9 Também não é possível implementar o código BCD4211 pois não há como representar o valor 9 8 Hexadecimal 9 8 11 Octal 7 7 16 9 Não é possível converter 487038pois não existe o dígito 8 no código octal 10 A idade real é 32 anos Capítulo 3 1 Y X WZ A B X 1 2 2 2 1 2 1 2 2 1 2 1 X X X X X X X X X X X C D 0 E XY 3 1 2 F A A A G ABC H AB CD B A I YZ X J AC AB K 𝐿 𝐴𝐵𝐷 𝐶 M A C B A N X Z Y O C B A P Z Y X XYZ Q C B A R S X3 WYZ XYZ WX T U Z2 V 0 C A B X 1 AB AB AB AB Y 1 2 1 2 1 2 1 2 1 X X X X X X X X Z W ABC 2 B Bateria descarregada O Oxigênio baixo A Água baixa B O A AO BO AO ABO BO Emergir 3 S NA X L M S R N S RX LM A YXSTZ F 4 5 Simplifique as seguintes expressões AYW ZW X A Y B 𝐶 𝑥 𝑦 𝑧 Capítulo 4 1 As expressões a seguir são iguais Prove a F1 BC A BC BC A BC C A B C A B ABC ABC ABC ABC b F2 𝐴𝐵𝐴𝐶 𝐴𝐵𝐴𝐶 AC AB AC AB AC C AB A AB ABC ABC ABC ABC 2 i A B C F1 F2 0 0 0 0 1 0 1 0 0 1 0 1 2 0 1 0 0 1 3 0 1 1 1 0 4 1 0 0 0 0 5 1 0 1 1 1 6 1 1 0 1 1 7 1 1 1 0 0 F1 B C B C A B C A B C A A ABC ABC ABC ABC F2 B C B C A B C A B C A A ABC ABC ABC ABC 3 0 3 5 6 1 m F e 4 7 2 1 1 M F 5 6 2 1 2 m F e 4 7 3 0 2 M F 4 ABC ABC ABC ABC ABC ABC ABC ABC F 1 ABC ABC ABC ABC ABC ABC ABC ABC F 2 5 C B A C B A C B A C B A ABC ABC ABC ABC F 1 C B A C B A C B A C B A ABC ABC ABC ABC F 2 6 0 1 2 2 3 0 1 2 3 0 1 2 3 0 1 2 3 0 1 2 3 0 1 3 2 A A A A A A A A A A A A A A A A A A A A A A A A A C 7 a AB AC BC BC AC AB BC AC AB G 1 C B C A B A BC AC AB BC AC AB G 1 b AC AC G 2 A C AC AC G 2 8 i A B C G1 G2 0 0 0 0 0 0 1 0 0 1 0 0 2 0 1 0 1 0 3 0 1 1 0 0 4 1 0 0 0 0 5 1 0 1 1 1 6 1 1 0 1 0 7 1 1 1 1 1 6 7 2 5 1 m G e 0 1 3 4 1 M G 𝐺2 𝑚57 e 4 6 3 2 0 1 2 M G 9 A B C Apresentado Questionado 0 0 0 1 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 0 Sim 10 𝐵𝑜𝑚𝑏𝑎 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐵𝑜𝑚𝑏𝑎 𝐿2 𝐿3 𝐿4 𝐿1 𝐿3 𝐿4 𝐿1 𝐿2 𝐿4 𝐿1 𝐿2 𝐿3 11 a 9 111315 7 5 m ABCD BCD AB D AB G b 1 2 3 5 6 7 m H 𝐺 𝐻 𝑚57 9 111315 7 6 1 2 3 5 m H G 12 A B C Luz 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 ABC ABC ABC ABC Luz 13 MIC MP3 FM C1 C2 C3 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 1 0 0 MICMP FM C 3 3 3 2 C MICMP C MIC 1 14 A3 A2 A1 A0 C1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 3 3 2 A A A A NãoBCD 15 5 4 3 5 3 2 4 3 2 5 3 1 4 3 1 5 2 1 4 2 1 3 1 2 m m m m m m m m m m m m m m m m m m m m m m m m Sim 16 A B B A F 0 0 0 0 1 1 1 0 1 1 1 0 Se A0 F B e se A1 F B Assim A funciona como controle da inversãonão inversão de B 17 GA GB GC GD A B C D 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 0 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 1 1 1 1 1 0 0 0 A GA B GAGB C A B C G G G D C A B D G G G G 18 A B C D X1 X2 X3 X4 X5 X6 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 1 0 1 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 0 1 0 1 0 0 1 1 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 0 0 1 0 1 0 0 0 1 1 0 1 1 0 1 0 0 1 1 1 1 0 1 0 1 0 1 0 1 1 1 1 1 0 1 0 1 0 X A 1 ABCD X 2 BD BC AB X 3 𝑋4 𝐴𝐶𝐷 𝐵𝐶𝐷 ABC CD X 5 CD BD AD X 6 19 GA GB A B C 0 0 0 0 0 0 1 0 1 1 1 0 1 1 0 1 1 1 0 1 A GA GAGB GAGB B C GB 20 A B C D FA FB FC FD 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 0 1 0 1 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 1 1 1 1 0 0 0 𝐹𝐴 𝐴𝐷 𝐴𝐵𝐶 𝐹𝐵 𝐴𝐵 𝐹𝐶 𝐴𝐵𝐶 𝐵𝐶𝐷 BCD ACD FD 21 a A B A AB AB B b AB AB B A A B c A AB AB B A B d AB AB B A A B e A B A AB AB B f B A AB AB B A Capítulo 5 1 𝑅 𝐶 𝐴𝐵 𝐴𝐵 ABC ABC ABC ABC S ACD ABD BD T AD AB U V BD BD BC AB X ABCD BCD AD Y CD BD Z 𝑊 𝐵𝐶𝐸𝐹 𝐵𝐶𝐹 𝐵𝐷𝐸𝐹 𝐴𝐵𝐸𝐹 𝐵𝐶𝐷𝐹 𝐴𝐶𝐷𝐸𝐹 2 ABC ABC R ABC ABC ABC ABC S BCD BD AD T AB AD U D B V BCD AB X CD AB ACD AD Y CD BD Z 𝑊 𝐵𝐸𝐹 𝐵𝐶𝐹 𝐵𝐶𝐸 𝐶𝐷𝐹 𝐵𝐸𝐹 𝐴𝐵𝐶𝐷 𝐴𝐵𝐷𝐸 3 A B C A B C R B C A B C A B C A B C A S D D B C A D B T B D A A U V BD D A B B C X D B C D A D A C A Y D D C B Z 𝑊 𝐵 𝐸 𝐹𝐵 𝐶 𝐹𝐵 𝐶 𝐸𝐶 𝐷 𝐹𝐵 𝐸 𝐹 𝐴 𝐵 𝐶 𝐷𝐴 𝐵 𝐷 𝐸 4 5 7 4 1 2 3 m R e M 0 6 R 4 7 1 2 m S e 6 3 5 M 0 S 2 8 10111315 0 m T e 9 1214 7 3 4 5 6 M 1 T 9 111315 7 6 5 4 m U e M 0 1 2 3 8 101214 T 7 1315 5 m V e 6 8 9 10111214 M 0 1 2 3 4 V 7 121315 5 4 0 1 2 3 m X e M 6 8 9 101114 X 9 111315 6 5 m Y e 7 8 101214 4 M 0 1 2 3 Y 7 10131415 6 5 2 m Z e 4 8 9 1112 M 0 1 3 Z 𝑊 𝑚0 4 8 9 11 12 17 18 19 21 22 23 25 32 40 41 43 49 50 51 53 54 55 e 𝑊 𝑀1 2 35 6 7 10 13 14 15 16 20 24 26 27 28 29 30 31 33 34 35 36 37 38 3942 44 45 46 47 48 52 56 57 58 59 60 61 62 63 5 AB AB AB CD 00 01 11 10 CD 00 01 11 10 CD 00 01 11 10 00 0 0 0 0 00 0 0 0 0 00 0 0 0 0 01 0 1 1 1 01 0 1 1 0 01 0 1 1 0 11 0 0 1 1 11 0 1 1 0 11 0 1 1 0 10 0 1 0 0 10 0 1 0 0 10 0 0 0 0 UY UZ VZ 6 AB AB AB CD 00 01 11 10 CD 00 01 11 10 CD 00 01 11 10 00 1 1 1 1 00 1 0 0 1 00 1 0 0 1 01 1 1 1 0 01 0 1 1 1 01 0 1 1 0 11 1 1 1 1 11 0 0 1 1 11 0 1 1 1 10 1 0 0 1 10 1 1 0 1 10 1 0 0 1 TX TY TV 7 a AB AC Z b N 1 c 𝑌 𝐴𝐵𝐶 𝐴𝐵𝐷 𝐵𝐶𝐷 d E 0 e 2 1 1 3 A A A A W f Y X WZ M g Y A h C B A L i G 1 j AC AB H k D Z2 8 𝐾 𝐵𝐶 𝐵𝐶𝐷 𝐴𝐵𝐶 𝐴𝐵𝐷 9 A GA B GAGB C A B C G G G D C A B D G G G G 10 A GA GAGB GAGB B C GB 11 AB AB CD 00 01 11 10 CD 00 01 11 10 00 1 1 00 1 0 01 0 1 01 1 0 11 1 0 11 1 0 10 1 1 10 1 0 𝐹𝐴 𝐷 𝐵𝐶 FB A AB AB CD 00 01 11 10 CD 00 01 11 10 00 00 01 01 1 0 1 0 11 1 0 0 0 11 0 0 0 1 10 1 0 0 0 10 𝐹𝐶 𝐴𝐵 𝐵𝐷 𝐹𝐷 𝐵𝐶 𝐴𝐶 12 1 3 3 2 A A A A NãoBCD 13 X A 1 ABCD X 2 BD BC AB X 3 𝑋4 𝐴𝐶𝐷 𝐵𝐶𝐷 ABC CD X 5 CD BD AD X 6 14 𝐵𝑜𝑚𝑏𝑎 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐿1 𝐿2 𝐿3 𝐿4 𝐵𝑜𝑚𝑏𝑎 𝐿2 𝐿3 𝐿4 𝐿1 𝐿3 𝐿4 𝐿1 𝐿2 𝐿4 𝐿1 𝐿2 𝐿3 15 ABC ABC ABC ABC Luz Capítulo 6 1 AB 2 AB CD 00 01 11 10 CD 00 01 11 10 00 0 1 0 00 0 1 1 01 0 1 01 0 0 11 0 0 1 11 0 1 0 10 0 1 10 1 0 AD AC AB H BC ACD G AB AB CD 00 01 11 10 CD 00 01 11 10 00 0 0 1 00 1 0 1 01 1 0 01 1 0 11 0 0 1 11 0 1 1 10 0 0 10 0 1 ACD BCD BCD F 𝐸 𝐵𝐷 𝐴𝐶 𝐴𝐶 𝐵𝐷 2 HG 1 HG 2 FE 00 01 11 10 FE 00 01 11 10 00 0 0 1 1 00 0 1 1 0 01 0 0 1 01 1 1 0 11 0 1 1 11 1 0 0 10 10 GF H D GF HGE C HG 3 HG 4 FE 00 01 11 10 FE 00 01 11 10 00 1 1 0 0 00 1 0 0 1 01 0 1 1 01 0 1 0 11 0 0 1 11 1 0 1 10 10 HE GFE H E B GFE GF GE A 3 3 AB AB CD 00 01 11 10 CD 00 01 11 10 00 1 0 1 0 00 1 0 1 1 01 1 0 1 1 01 1 0 1 0 11 0 0 1 1 11 0 1 1 0 10 1 0 1 1 10 1 1 1 0 BCD AD AC AB ABC H ABD BC ACD AB ABC G AB AB CD 00 01 11 10 CD 00 01 11 10 00 1 0 0 1 00 1 1 0 1 01 1 1 1 0 01 1 1 1 0 11 0 0 1 1 11 0 1 1 1 10 1 0 1 0 10 1 0 1 1 ABC ACD BCD BCD ABD ABC F BD AC BD AC E HG 5 6 HG FE 00 01 11 10 FE 00 01 11 10 00 0 0 1 1 00 0 1 1 0 01 0 0 1 1 01 1 1 1 0 11 0 1 1 1 11 1 0 1 0 10 1 1 1 1 10 1 1 1 1 FE GF H D HG FE GF HGE C HG 7 8 HG FE 00 01 11 10 FE 00 01 11 10 00 1 1 0 0 00 1 0 0 1 01 0 1 1 1 01 0 1 1 0 11 0 0 1 1 11 1 0 1 1 10 1 1 1 1 10 1 1 1 1 HF HE GFE H E B FE HF GFE GF GE A 4 AB 1 AB CD 00 01 11 10 CD 00 01 11 10 00 0 1 0 00 0 0 1 01 0 0 01 0 1 11 0 0 1 11 0 1 0 10 0 0 10 0 1 ACD AB X 𝑌 𝐵𝐶𝐷 𝐵𝐶 𝐵𝐷 AB AB CD 00 01 11 10 CD 00 01 11 10 00 0 0 0 00 1 1 1 01 1 1 01 0 0 11 0 0 0 11 0 0 0 10 1 1 10 1 1 CD CD Z CD CD W Obs As três primeiras linhas do ASCII valem 011 para os valores entre 0 e 9 5 Entrada Selecionada Saídas Y3 Y2 Y1 Y0 X0 1 1 1 1 X1 1 1 1 0 X2 1 1 0 1 X3 1 1 0 0 X4 1 0 1 1 X5 1 0 1 0 X6 1 0 0 1 X7 1 0 0 0 X8 0 1 1 1 X9 0 1 1 0 Y3 X0 X1 X2 X3 X4 X5 X6 X7 Y2 X0 X1 X2 X3 X8 X9 Y1 X0 X1 X4 X5 X8 X9 Y0 X0 X2 X4 X6 X8 6 D C B A Vcc 0 1 2 3 4 5 6 7 8 9 Valido 7 Zin Zin Zout BCD XS3 MSB Zin Zin Zout BCD XS3 Zin Zin Zout BCD XS3 Zin Zin Zout BCD XS3 LSB 0 1 Zin 0 Decodificador não deve mostrar 0 Zin 1 Decodificador deve mostrar 0 𝑍𝑜𝑢𝑡 𝑍𝑖𝑛 𝐷 𝐶 𝐵 𝐴 Entradas Saídas Zin D C B A a b c d e f g 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 1 1 1 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 1 0 0 1 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 0 0 0 0 1 0 1 0 0 0 0 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 ZinDC CBA DBA a ZinDC CB b ZinDC CBA c ZinDC DB A CBA DBA d ZinDC CB A e BA ZinDC DB f DBA ZinDC DBA g 8 S0 S1 S2 S3 S4 S5 S6 S7 C B A F Decodificador 4 para 16 D S8 S9 S10 S11 S12 S13 S14 S15 9 Decodificador 3x8 utilizando um DEMUX 1x8 Sim com entrada de dados ligada em 1 Contrário Não 10 S0 MUX 2x1 MUX 2x1 YB YA A0 A1 B0 B1 S MUX 2x1 MUX 2x1 YD YC C0 C1 D0 D1 11 MUX 4x1 MUX 4x1 YB YA A0 A1 B0 B1 S MUX 4x1 MUX 4x1 YD YC C0 C1 D0 D1 0 12 MUX 4x1 MUX 4x1 MUX 4x1 Y A B C D E F G H S1 S0 S1 0 MUX 4x1 MUX 4x1 MUX 4x1 Y0 A0 B0 C0 D0 E0 F0 G0 H0 MUX 4x1 MUX 4x1 MUX 4x1 Y1 A1 B1 C1 D1 E1 F1 G1 H1 S1 S0 S1 0 13 MUX 16x1 C 1 1 0 1 1 1 1 A B F 0 1 1 1 0 1 1 1 1 D MUX 16x1 C 0 0 0 1 0 1 1 A B F 0 0 1 0 0 0 0 0 1 D MUX 16x1 C 0 0 1 1 1 0 1 A B F 1 1 1 0 0 0 1 1 0 D MUX 16x1 C 0 0 1 1 1 0 1 A B F 1 0 0 1 1 1 0 0 1 D 14 MUX 8x1 D 1 1 C 1 1 A B F 1 MUX 8x1 D 0 1 0 0 0 C 1 A B F 0 MUX 8x1 D C C C C C C 1 A B F C MUX 8x1 D C C C C C C A B F C MUX 8x1 D 1 1 A A 1 1 1 B C F A MUX 8x1 D 0 A 0 A 0 A A B C F A MUX 8x1 D A A A A A A 1 B C F A MUX 8x1 D 0 0 1 1 1 0 A B C F 1 MUX 8x1 C 1 1 D 1 0 1 1 A B F 1 MUX 8x1 C D D 0 0 0 D 1 A B F 0 MUX 8x1 C 1 0 0 0 1 1 D A B F 1 MUX 8x1 C 0 1 1 0 1 1 D A B F 0 C C 1 15 MUX 4x1 B 1 A CD C 1 F MUX 4x1 B C A C C F MUX 4x1 B D A 0 0 F MUX 4x1 B C A C C F CD CD CD MUX 4x1 C 1 B A AD 1 F MUX 4x1 C A B A A F MUX 4x1 C AD B F MUX 4x1 C 0 B 1 1 F A AD AD AD AD MUX 4x1 D BC A 1 BC F MUX 4x1 D BʘC A F MUX 4x1 D 0 A B B F MUX 4x1 D CB A F BC BC BC MUX 4x1 C BD A 1 1 B F MUX 4x1 C B A B B F MUX 4x1 C BD A F MUX 4x1 C B A B B F B BD BD BD BʘC CB CB BD MUX 4x1 D AB C 1 AB F MUX 4x1 D AʘB C F MUX 4x1 D AB C AB B F MUX 4x1 D B C F AʘB AB B MUX 4x1 D AC B AC 1 F MUX 4x1 D B F MUX 4x1 D 0 B F MUX 4x1 D C B C C F AC AC AC A AʘB B AB A AB AB AC AʘC AʘC AC BC CB Capítulo 7 1 a 11010110 00101010 100000000 b 11010110 10101010 110000000 c 11010110 00101010 10101100 d 11010110 10101010 00101100 e 10101010 11010110 111010100 2 a 00110101 00010111 01001100 b 00110011 10010010 11000101 c 00110101 00010111 00011110 d 00110011 10010010 10100001 estouro de campo e 10010010 00110011 01011111 estouro de campo 3 a 26 14 011010 110010 001100 b 14 26 001110 100110 110100 c 31 7 011111 111001 011000 d 13 11 10011 01011 11110 e 12 15 110100 110001 100101 f 17 1 101111 111111 101110 4 2047 a 2047 5 8 bits implicam que o limite inferior é 127 Como um operando é 54 o outro deve ter valor máximo 73 6 Ouexclusivo é dado por B A AB AB S o que corresponde à três portas lógicas simples em série Meio somador tps 3ns e tpc 1ns Somador pleno Fig 75 tps 6ns e tpc 5ns 7 tps0 6ns e tpc0 5ns tps1 tpc03ns 8ns e tpc1 tpc0 2 7ns tps2 tpc13ns 10ns e tpc2 tpc1 2 9ns tps3 tpc23ns 12ns e tpc3 tpc2 2 11ns tps7 20ns e tpc1 19ns 8 Termo Propagado Fig 737 tpp 3ns Carry in Fig 738 tpcin tpp 2 5ns Tempo Soma Fig 737 tps tpcin 3 8ns 9 16ns 10 M 1 S 0111 M 0 Cin 1 S 0011 M 0 Cin 0 S 0100 Capítulo 8 1 NãoOu 0 NãoE 1 2 D Q Q Clock Clock D D Q Q Clock Q Q 1 2 3 Não pois enquanto Clk 1 as saídas ficariam trocando de estados oscilando 4 0101 5 J K Clk K 6 Mesma resposta 7 J K Q 8 J K Q 9 Sim No flipflop T por rampa de descida a entrada T desejada deve estar presente no momento da rampa No flipflop T ME se T 1 em algum momento durante Clk 1 então a saída muda de estado na rampa de descida de Clk 10 T Q Q Clock Q Q D Clock 11 Sim No flipflop D por rampa de descida a entrada D desejada deve estar presente no momento da rampa No flipflop D ME se em algum momento durante Clk 1 a entrada D se tornar diferente da saída então a saída muda de estado na rampa de descida de Clk 12 T Clk Q 13 D Clk Q 14 D Q 15 Esquerda multiplicado pro 2 Direita dividido por 2 16 E0 E1 E2 E3 Q0 Q1 Q2 Q3 Paralelo Clk 0 0 0 1 0 0 0 1 A 1 0 0 0 0 0 0 0 0 0 0 0 B C D Capítulo 9 1 Clk 1 1 Clk 1 1 Clk 1 1 Clk 1 1 A B C D Contar J1 Q1 Q1 J2 Q2 Q2 J4 Q4 Q4 J3 Q3 Q3 K1 K2 K4 K3 2 1 1 C D Contar Clk J Q Q K Set Clr 1 1 B Clk J K Set Clr Q Q 1 1 A Clk J Q Q K Set Clr 1 1 Clk J K Set Clr Q Q c d b a 3 Inclusão de multiplexador para as entradas Exemplo de alteração no circuito da Fig 917 Contar Clk J K Q Q A B D C 1 1 Clk J K Q Q Clk J K Q Q Clk J K Q Q M U X M U X 0 0 M U X M U X 0 0 M U X M U X 0 0 M U X M U X 0 0 contagemreset 4 SD CBA RD CBA SC DBA RC DBA DCA DCA SB DCA DCA RB DCB DCB DCB DCB SA DCB DCB DCB DCB RA 5 JD CBA KD CBA JC DBA KC DBA DCA DCA JB DCA DCA KB DCB DCB DCB DCB J A DCB DCB DCB DCB KA DCBA DCBA TD DCBA DCBA TC DCBA DCBA DCBA DCBA TB DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA TA DA DB CBA DD DCBA DC CA CB DC BA DCA DCA DB DCA DCA DCA DCA DA 6 CBA DC DD DA CBA DB DC BA BA DB DA CA DA 7 DC CA CB DD CBA DB DA DC DBA CBA BA DB DA CA DA 8 Através da inclusão de um multiplexador em cada flipflop Uma das entradas recebe as expressões de contagem crescente e a outra entrada recebe as expressões de contagem decrescente 9 Contagem crescente SD CBA RD DC SC CBA CBA DC RC SB BA RB BA DA CA SA RA A J D CBA K D DC JC CBA BA DC KC JB BA K B BA C D J A KA 1 CBA DC TD BA DC TC TB A D C TA Contagem decrescente SD DC RD CBA DC CBA SC RC CBA SB BA DC BA RB SA A RA A JD DC KD CBA BA D JC KC BA JB A BA DC KB JA 1 KA 1 CBA DC TD BA DC TC A DC TB TA 1 10 Adicionase a variável D para a montagem do contador Utilizamse somente as saídas C B e A para a aplicação desejada D C B A 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 1 1 0 1 1 0 1 1 0 1 1 1 0 1 0 1 0 0 1 0 0 0 0 J D BA KD CB JC CB KC CA C D JB D C KB D C B J A D C KA Capítulo 10 1 1 0 0 1 1 0 0 1 0 0 1 S0 0 S00 0 Si 0 S1 0 S10 0 S100 1 S0010 1 S001 0 1 0 1 1 2 0 1 1 0 1 0 0 0 1 0 0 1 Si 0 S0 0 S01 0 S010 0 S1 0 S11 0 S0101 1 Strava 0 1 1 0 1 3 0 0 1 0 1 1 0 1 Si 0 S0 0 S00 0 S001 0 S0011 1 1 0 4 Si S0 1 0 0 0 S1 S01 Sfalso SOK Sfalsos 0 0 1 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 0 5 Si S1 1 0 S0 SB1 SB10 0 0 1 1 0 1 1 0 1 0 0 1 0 Z1 S10 S01 S100 S010 Z2 1 0 Z2 1 6 01 00 00 00 00 SC01 1 S00 0 SD01 0 SC10 1 SD10 0 S11 1 01 10 10 11 11 11 10 01 11 10 10 01 01 01 00 11 00 10 11 7 00 00 00 SC01 1 S00 0 SD01 0 S11 1 01 10 11 01 10 11 01 10 01 10 11 11 00 8 Si S0 1 0 0 0 S1 S00 S11 SOK Sfalsos S10 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 1 1 1 0 0 9 0 0 0 1 1 Si 0 S0i1p 0 S0p1p 0 S0i1i 0 S0p1i 1 1 0 0 1 1 10 Si S0 1 0 0 1 S1 Sx0 Sx1 SA SB 0 1 1 1 0 0 1 0 0 0 1 1 1 0 0 1 1 0 0 0 1 1 0 1 11 Si 1 S0 0 0 0 1 0 0 0 S00 S1i 1 0 S1p 0 0 0 0 0 0 1 0 1 0 12 00 11 01 10 Si 0 S1 0 S2 0 S3 0 S4 1 01 10 00 11 00 11 00 11 01 10 01 10 01 10 00 11 13 Estado Atual Estado Seguinte Saída X0 X1 Si S0 Si 0 S0 S00 Si 0 S00 S00 S001 0 S001 S0 S0011 0 S0011 S0 Si 1 Y2 Y1Y0 0 1 00 Si S0 01 S001 S0011 11 10 S00 Y2X Y1Y0 00 01 11 10 00 S0 Si Si S00 01 S0 S0011 Si S0 11 10 S00 S001 Y2X Y2X Y1Y0 00 01 11 10 Y1Y0 00 01 11 10 00 1 0 0 0 00 0 0 0 1 01 1 1 0 1 01 0 0 0 0 11 11 10 0 0 10 1 0 Y2 Y1 Y2X Y1Y0 00 01 11 10 00 0 0 0 0 01 0 1 0 0 11 10 0 1 Y0 0 1 2 Y Y X J 0 2 Y X K Y X J 1 0 K X 1 Y X J 0 1 X Y K 2 0 Y2 Y1Y0 0 1 00 0 0 01 0 1 11 10 0 Z Z Y2Y0 14 Estado Atual Estado Seguinte Saída X0 X1 X0 X1 Si S0 S1 0 0 S0 S00 S00 0 0 S1 S10 S11 0 0 S00 SOK SOK 0 0 S10 SOK Sfalsos 0 0 S11 Sfalsos Sfalsos 0 0 SOK Si Si 1 1 Sfalsos Si Si 0 0 Y2 Y1Y0 0 1 00 Si S1 01 S0 S11 11 S00 S10 10 SOK Sfalsos Y2X Y1Y0 00 01 11 10 00 S0 S1 S11 S10 01 S00 S00 Sfalsos Sfalsos 11 SOK SOK Sfalsos SOK 10 Si Si Si Si Y2X Y2X Y1Y0 00 01 11 10 Y1Y0 00 01 11 10 00 0 1 1 1 00 0 0 0 1 01 0 0 1 1 01 1 1 1 1 11 0 0 1 0 11 1 1 1 1 10 0 0 0 0 10 0 0 0 0 Y2 Y1 Y2X Y1Y0 00 01 11 10 00 1 0 1 1 01 1 1 0 0 11 0 0 0 0 10 0 0 0 0 Y0 Y Y X Y Y X Y Y D 2 0 0 1 1 2 2 Y Y X Y D 1 2 0 1 0 1 2 1 0 2 1 2 0 Y Y Y Y YY Y Y X D Y2X Y1Y0 00 01 11 10 00 0 0 0 0 01 0 0 0 0 11 0 0 0 0 10 1 1 0 0 Z 0 1 2 Y Z Y Y Capítulo 11 1 S0 X 1 0 S1 X 0 1 S10 X 0 1 S101 X 1 0 S0 X 1 0 S1 X 1 0 S2 X 1 0 1 S3 X 0 1 Z Z a b Si X 0 1 S0 X 1 0 S00 X 1 0 S001 X 1 0 S000 X 0 1 0 S0010 X 0 1 Z Si X 1 0 S1 X 0 1 S10 X 0 S100 X 1 0 Z S0 X 1 0 S01 X 1 0 Z c d 2 J X 1 K1 1 1 0 J XY 1 0 K XY Za Y0 Zb Y1Y0 3 Y Y X S 0 1 1 Y X Y Y R 1 0 1 1 Y Y X S 0 0 1 YY X R 0 1 0 YY X Y Y X Z 1 0 1 0 4 Y X Y X Y Y T 0 1 0 1 1 1 0 T XY Y Y X Za 1 0 Zb Y1Y0 Y X YY Zc 0 1 0 5 Y Y X Y Y X D 0 1 0 1 1 YY X Y Y X D 1 0 0 1 0 Y Y X Za 1 0 Zb Y1Y0 YY X Y Y Zc 1 0 1 0 6 Espera M N R1 C Devolve1 DM M R2 C M Devolve2 DM R3 C Devolve3 DM R LiberaR1 LR R LiberaR0 LR DevolveR DM LiberaL DM L Capítulo 12 1 M0 Duas memórias 256x4 em paralelo M1 Duas memórias 256x4 em paralelo A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0A00H 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 M0 0 0 0 0 1 0 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 M1 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 A15 A14 A13 A12 A11 A10 A9 A8 M0 M1 Enable 2 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 6800H 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 M0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 M1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 M2 0 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 A15 A14 A13 A12 A11 A8 M1 M2 A10 A9 M0 Enable 3 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 E800H 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 M0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 M1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 M2 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 A15 A14 A13 A12 A11 A10 A9 M0 A8 M1 M2 Enable 4 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 A15 A14 A13 A12 A11 A10 A9 A8 Enable Enable DEMUX 2x4 Y0 Y1 Y2 Y3 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 M0 M1 S1 S0 S1 S0 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 A15 A14 A13 A12 A11 A10 A9 A8 Enable Enable DEMUX 2x4 Y0 Y1 Y2 Y3 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 M0 M1 M2 S1 S0 S1 S0 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 A15 A14 A13 A12 A11 A10 A9 A8 Enable Enable DEMUX 2x4 Y0 Y1 Y2 Y3 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 M0 M1 0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 M2 0 S1 S0 S1 S0 S1 S0 S1 S0 5 M0 Duas memórias 512x4 em paralelo M1 Uma memória 512x8 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 B000H 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 M0 1 0 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 M1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 S1 S0 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 A15 A14 A13 A12 A11 A10 A9 0 Enable Enable DEMUX 2x4 Y0 Y1 Y2 Y3 Enable DEMUX 2x4 Y0 Y1 Y2 Y3 M0 M1 S1 S0 S1 S0 S1 S0 6 NNB A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 F300H 1 1 1 1 0 0 1 1 0 0 0 0 0 0 0 0 M 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 A10 A9 A8 00 01 11 10 0 0 0 1 1 1 0 1 0 1 8 9 10 8 10 10 9 A A A A A A A Dec A15 A14 A13 A12 A11 A8 A10 A9 Enable M 7 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 A180H 1 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 M 1 0 1 0 0 1 0 1 0 1 1 1 1 1 1 1 A10 A9 A8 A7 00 01 11 10 00 0 0 1 1 01 0 0 1 1 11 0 1 0 1 10 0 1 0 1 7 9 10 8 9 10 7 8 10 10 9 A A A A A A A A A A A Dec A15 A14 A13 A12 A11 A8 A10 A9 A7 8 A ROM não tem linha de escritaleitura Capítulo 13 1 A1 A0 Decodificador 2x4 D3 D2 D1 D0 00 à A1A0 01 à A1A0 10 à A1A0 11 à A1A0 2 A1 A0 D3 D2 D1 D0 A0 A1 A1A0 A1A0 A1A0 A1A0 3 A1 A0 D0 D1 D2 D3 4 A X Y Z W B C D 5 A X Y Z W B C D 6 Clk D Q Q MUX 4x1 MUX 2x1 ES A B C CLK S1 S1 S0 00 01 10 11 0 1 1 1 7 Clk D Q Q MUX 4x1 MUX 2x1 ES A B C CLK S1 S1 S0 00 01 10 11 0 1 0 1 0 Capítulo 14 1 O circuito da Figura 1411 é mais rápido pois Efeito transistor de Q1 para desligar rapidamente Q2 Transistor elevador Q3 no lugar do resistor elevador 2 Impedir que Q3 entre em condução quando as estradas estiverem em nível alto 3 25 40 1000 IH OH I I N e 5 61 8 m m I I N IL OL portanto N5 4 20 50 1000 IH OH I I N e 80 10 8 m m I I N IL OL portanto N20 5 A IOH 1000 e A IIH 190 50 20 220 240 portanto OK mA IOL 20 e mA m m m m IIL 64 2 20 2 40 61 portanto OK 6 20 20 400 IH OH H I I N e 22 2 0 36 8 m m I I N IL OL L portanto N20 Não influencia o ponto X 7 VOH e IOH 8 TTL acionando DTL OK Tensões compatíveis vide Figura 145 e Tabela 142 A IOH 400 e IIH é somente corrente reversa mA IOL 16 e mA k I IL 155 2 90 4 DTL acionando TTL OK Tensões compatíveis vide Figura 145 e Tabela 142 A k IOH 400 4 42 4 e A I IH 40 mA I I IL OL 15 5 10 e mA I IL 61 9 Não Se a porta lógica de alta impedância estiver com sua saída em modo normal em nível alto e a porta coletor aberto estiver com sua saída em nível baixo causará corrente excessiva Portanto não implementa E por fios Se a porta lógica de alta impedância estiver com sua saída em alta impedância não tem como implementar E por fios com a porta coletor aberto 10 D6 ajudar a descarregar a base de Q3B quando a saída mudar para nível baixo através de Q2 resistores e Q5 D7 ajudar a descarregar a carga em Y quando a saída mudar para nível baixo através de Q2 resistores e Q5 11 Sim pois VOL 0 VOH VDD IIL 0 e mA k I IH 0 43 10 70 5 IOL1m 12 Não pois mA K K r K I OL IL 11 1 2 70 4 2 70 4 mA IOL 1 Além disso V K m I r V IL ol OL 11 1 11 sendo maior que V VOH 90 13 Sim pois IIL IIH 0 V VOL 20 DD IL V V 30 DD OH V V DD IL V V 70 14 74ALS00 Acionador Carga 7400 74H00 74L00 74LS00 74S00 15 4001 mA IOH 1 e A IIH 190 50 20 220 240 portanto OK mA IOL 1 e mA m m m m IIL 64 2 20 2 40 61 portanto não pode 4050 mA IOH 16 e A IIH 190 50 20 220 240 portanto OK mA IOL 16 e mA m m m m IIL 64 2 20 2 40 61 portanto OK 16 Como não há correntes IIL e IIH seria possível colocar muitas portas CMOS como carga Entretanto as portas CMOS apresentam capacitância de entrada e portanto quanto maior a quantidade de portas CMOS maior será a capacitância de entrada e consequentemente menor a velocidade de chaveamento 17 A Erro Fonte de referência não encontrada apresenta um buffer 4050 funcionando com dreno de corrente para acionar um LED Refaça os cálculos sabendo que o buffer 4050 é usado como fonte de corrente Nesse caso ao invés de VCC a rede diodoresistor deve ser ligada ao terra Sabese que N P O O 085r r