Exercícios - Representação e Simplificação - 2023-2

Simplifique cada uma das seguintes ex pres usando os teoremas de DeMorgan (a)* ABC (b) A + BC (c)* ABCD (d) A + B (e)* AB (f) A + C + D (g)* A(B + C D) (h) (M + N)(M + N) (i) ABCD 3.26 (a) A + B + C (c) A + B (e) A + B (g) A + B + C + D 3.27* Use os teoremas de DeMorgan para sim plificar a expressão de saída do circuito da Figura 3.55. 3.27 A + B + C 3.35* Para cada afirmativa a seguir, desenhe o símbolo apropriado da porta lógica (padrão ou alternativo) para as operações dadas. (a) Uma saída em nível ALTO ocorre ape nas quando todas as três entradas estão em nível BAIXO. (b) Uma saída em nível BAIXO ocorre quando qualquer uma das quatro entradas está em nível BAIXO. (c) Uma saída em nível BAIXO ocorre apenas quando todas as oito entradas estão em nível ALTO. 3.35 (a) NOR (b) AND (c) NAND C 3.37 Suponha que o circuito da Figura 3.55 seja um simples circuito combinacional de uma chave digital de código cuja saída gera um sinal ativo-em-BAIXO DESTRAVADO para apenas uma combinação das entradas. (a)* Modifique o diagrama do circuito para que ele represente mais eficiente mente a operação do circuito. (b) Use o novo diagrama do circuito para determinar a combinação de entrada que ativa a saída. Faça isso da saída para a entrada do circuito, usando as infor mações dadas pelos símbolos das por tas utilizadas nos exemplos 3.22 e 3.23. Compare os resultados com a tabela verdade obtida no Problema 3.19. 3.37 (a) B 3.40* Determine as condições de entrada neces sárias para levar a saída para o estado ativo na Figura 3.59. FIGURA 3.59 3.40 X vai para nível ALTO quando E = 1, ou D = 0, ou B = C = 0, ou quando B = 1 e A = 0. C 3.51* Implemente a expressão y = ABCD usando apenas portas NAND de duas entradas. 3.51 Requer seis portas NAND de 2 entradas. B 4.1* Simplifique as seguintes expressões usando a álgebra booleana. (a) x = ABC + AC (b) y = (Q + R)(Q + R) (c) w = ABC + ABC + A (d) x = RST + (R + S + T) (e) x = AB + C + ABC + ABC + AB C + ABC (f) z = (B + C)(B + C) + A + B + C (g) y = (C + D) + ACD + A + BCD + ACD (h) x = AB(CD) + ABD + BCD 4.1 (a) CA + CB (b) Q R + Q R (c) C + A (d) R S T (e) BC + BC + A (f) BC + B(C + A) ou BC + B C + A B (g) D + A BC + A B C + AB (h) x = ABC + ABD + ABD + B C D 4.38 z = x1x0y1y0 + x1x0y1y0 + x1x0y1y0 + x1x0y1y0 Nenhum par, nem quarteto nem octeto. 4.40 (a) Indeterminado. (b) 1,4-1,8V. (c) Veja a seguir. 4.43 Possíveis defeitos: VCC ou GND em Z2; Z2-1 ou Z2-2 aberto interna ou externamente; Z2-3 aberto internamente. 4.44 Sim: (c), (e), (f). Não: (a), (b), (d), (g). 4.46 Z2-6 e Z2-11 em curto entre si. 4.48 Defeitos mais prováveis: falta de GND ou VCC em Z1; Z1 foi colocado invertido; Z1 está danificado. 4.49 Possíveis defeitos: Z2-13 em curto para VCC; Z2-8 em curto para VCC; conexão aberta em Z2-13; Z2-3, Z2-6, Z2-9 ou Z2-10 em curto para GND. 4.50 (a) Verdadeiro. (b) Verdadeiro. (c) Falso. (d) Falso. (e) Verdadeiro. 4.54 Equação booleana; tabela-verdade; diagrama esquemático. 4.56 (a) AHDL: gadgets[7..0] :OUTPUT; VHDL: gadgets :OUT BIT_VECTOR (7 DOWNTO 0); 4.57 (a) AHDL: H"98" B"10011000" 152 VHDL: X"98" B"10011000" 152 4.58 AHDL: outbits[3] = inbits[1]; outbits[2] = inbits[3]; outbits[1] = inbits[0]; outbits[0] = inbits[2]; VHDL: outbits(3) <= inbits(1); outbits(2) <= inbits(3); outbits(1) <= inbits(0); outbits(0) <= inbits(2); 4.60 BEGIN IF digital_value[]<10 THEN z = VCC; --saída em 1 ELSE z = GND; --saída em 0 END IF; END; 4.62 PROCESS (digital_value) BEGIN IF (digital_value < 10) THEN z <= '1'; ELSE z <= '0'; END IF; END PROCESS 4.65 S=!P#Q&R 4.68 (a) 00 a EF