Eletrônica Analógica Conversores Ad

Projeto Interdisciplinar Eletrônica Digital Eletrônica Analógica Data de Entrega até 2355 de 06052024 Parte 12 Conversor AD 25 pts Projetar um conversor AD de 3 bits com entrada analógica de 0 a 5V utilizando amplificadores operacionais na configuração comparadora e portas lógicas para a realização do circuito digital conversor de código utilizado para se gerar a codificação binária a partir dos estados de saída dos comparadores A alimentação dos comparadores será de 5V simples No simulador Falstad basta editar as características do amplificador operacional alterandose suas saídas máxima e mínima para 5V e 0V respectivamente O circuito do conversor AD de 3 bits está representado na figura a seguir Considere Vref igual a 5V e R 1k𝛀 O circuito digital conversor de código possui 7 entradas e 3 saídas Apesar de o circuito conversor de código possuir 7 entradas a princípio possuiria 128 combinações Porém somente 8 combinações são possíveis para este circuito desta forma as demais serão consideradas irrelevantes A solução deverá ser documentada e enviada em formato digital PDF e deverá conter 1 A imagem do circuito completo comparadores e circuito interno do conversor de código no simulador Falstad 5 pts 2 Tabela verdade do conversor de código 5 pts 3 Determinação da expressão lógica para cada saída do conversor de código 5 pts 4 Link curto do circuito simulado no Fasltad 10 pts Observações i Nos itens 2 e 3 poderá ser utilizado o Logisim para a construção da tabela verdade e solução da expressão lógica ii Os itens 1 e 4 somente serão pontuados com a apresentação da tabela verdade item 2 e a determinação das expressões lógicas item 3 Projeto Interdisciplinar Conversor AD Para o projeto de conversor analogico digital de 3 bits será considerada a topologia apresentada no documento oficial Para o projeto do codificador conversor de código será considerada a tabela verdade a seguir onde está somente considerada as 8 combinações possiveis de entra digital isso é quando a tensão analogica da entrada ultrapassa o limite defino de cada comparador do circuito Y7 Y6 Y5 Y4 Y3 Y2 Y1 S2 S1 S0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 1 1 1 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 Pela análise da bela verdade podese concluir que S2 sempre terá nível lógico alto uma vez que Y4 tenha também nível lógico alto logo sua expressão é Y7 Y6 Y5 Y4 Y3 Y2 Y1 S2 S1 S0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 1 1 1 0 1 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 S2 Y4 Pela análise da bela verdade podese concluir que S1 sempre terá nível lógico alto toda vez que Y2 e Y1 tiveram nível logico alto e quando Y4 for level lógico baixo ou Y6 for nivel lógico alto logo sua expressão é Y7 Y6 Y5 Y4 Y3 Y2 Y1 S2 S1 S0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 1 1 1 0 1 1 0 0 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 S1 Y4 Y2 Y1 Y6 Y2 Y1 Pela análise da bela verdade podese concluir que S0 sempre terá nível lógico alto toda vez que Y1 tenha nivel logico alto além disso é possivel notar uma relação de coincidencia XNOR para as entradas Y2Y3 Y4Y5 e Y6Y7 Portanto a expressão pode ser deduzida como Y7 Y6 Y5 Y4 Y3 Y2 Y1 S2 S1 S0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 S0 Y1 Y7 Y6 Y5 Y4 Y3 Y2 Com as expressões lógica obtidas é possivel reproduzir o circuito no simulador Falstad e validar as mesmas LINK FALSTAD Image of a logic circuit simulation in Falstad showing various logic gates and connections with inputs Y7 to Y1 and outputs S2 S1 S0 Another image of a logic circuit simulation in Falstad showing two states of the circuit with various logic gates and connections with inputs Y7 to Y1 and outputs S2 S1 S0 5V 500 1k 1k 1k 1k 1k 1k 500 Y7 Y6 Y5 Y4 Y3 Y2 Y1 S2 S1 S0 1Hz 5V 500 1k 1k 1k 1k 1k 1k 500 Y7 Y6 Y5 Y4 Y3 Y2 Y1 S2 S1 S0 1Hz Projeto Interdisciplinar Conversor AD Para o projeto de conversor analogico digital de 3 bits será considerada a topologia apresentada no documento oficial Para o projeto do codificador conversor de código será considerada a tabela verdade a seguir onde está somente considerada as 8 combinações possiveis de entra digital isso é quando a tensão analogica da entrada ultrapassa o limite defino de cada comparador do circuito Y7 Y6 Y5 Y4 Y3 Y2 Y1 S2 S1 S0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 1 1 1 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 Pela análise da bela verdade podese concluir que S2 sempre terá nivel lógico alto uma vez que Y4 tenha também nivél lógico alto logo sua expresão é Y7 Y6 Y5 Y4 Y3 Y2 Y1 S2 S1 S0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 1 1 1 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 S2Y 4 Pela análise da bela verdade podese concluir que S1 sempre terá nivel lógico alto toda vez que Y2 e Y1 tiverem nivel logico alto e quando Y4 for nivel lógico baixo ou Y6 for nivel lógico alto logo sua expresão é Y7 Y6 Y5 Y4 Y3 Y2 Y1 S2 S1 S0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 1 1 1 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 S1Y 4 Y 2Y 1Y 6Y 2Y 1 Pela análise da bela verdade podese concluir que S0 sempre terá nivel lógico alto toda vez que Y1 tenha nivel logico alto além disso é possivel notar uma relação de coincidencia XNOR para as entradas Y2Y3 Y4Y5 e Y6Y7 Portanto a expressão pode ser deduzida como Y7 Y6 Y5 Y4 Y3 Y2 Y1 S2 S1 S0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 1 1 1 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 S0Y 1 Y 7Y 6 Y 5Y 4 Y 3Y 2 Com as expressões lógica obtidas é possivel reproduzir o circuito no simulador Falstad e validar as mesmas LINK FALSTAD 5V 500 1k 1k 1k 1k 1k 1k 500 Y7 Y6 Y5 Y4 Y3 Y2 Y1 S2 S1 S0 1Hz Voltage divider series of resistors connected to seven NOT gates labeled Y7 to Y1 with outputs going into logic gates and three switches labeled S2 S1 and S0 showing a specific logic circuit configuration Similar voltage divider with NOT gates Y7 to Y1 connected to logical gates forming a different logic circuit configuration with switches S2 S1 and S0 and green and yellow routing lines