Diagrama de Estados FSM Máquina de Estados Finitos - Segunda Avaliação

Disciplina Tecnologia de Hardware ReprogramávelMicroeletrônica Professor Jozias Oliveira Aluno a Nota Observação Devese imprimir a avaliação e efetuar a resolução de próprio punho SEGUNDA AVALIAÇÃO 1a Questão 05 Faça o diagrama de estados para FSM máquina de estados finitos descrita no código a seguir module fsm02 input clk clr b output reg x reg 10 estadoatual proximoestado ESTADO ATUAL always posedge clk or negedge clr ifclr estadoatual 2d0 else estadoatual proximoestado PROXIMO ESTADO always case estadoatual 2d0 begin x 1b0 if b 1b1 proximoestado 2d1 else proximoestado 2d0 end 2d1 begin x 1b0 if b 1b0 proximoestado 2d2 else proximoestado 2d1 end 2d2 begin proximoestado 2d3 x 1b1 end 2d3 begin proximoestado 2d0 x 1b1 end endcase endmodule DIAGRAMA DE ESTADOS DA SEGUNDA QUESTÃO 0 1 2 3 3a Questão 05 Preencha o diagrama em blocos a seguir com os sinais de entrada e saída do registrador de estados e do circuito combinacional da FSM cujo diagrama de estados está descrito a seguir module fsmmem input clk clr rw load output reg inc rd wr reg 20 estadoatual proximoestado ESTADO ATUAL always posedge clk or negedge clr ifclr estadoatual 3d0 else estadoatual proximoestado PRÓXIMO ESTADO E SAÍDAS always case estadoatual 3d0 begin inc 1d0 rd 1d0 wr 1d0 ifload rw proximoestado 3d4 else ifload rw1d0 proximoestado 3d1 else proximoestado 3d0 end 3d1 begin inc 1d0 rd 1d0 wr 1d1 proximoestado 3d2 end 3d2 begin inc 1d0 rd 1d0 wr 1d0 proximoestado 3d3 end 3d3 begin inc 1d1 rd 1d0 wr 1d0 proximoestado 3d0 end 3d4 begin inc 1d0 rd 1d1 wr 1d0 proximoestado 3d2 end default begin inc 1d0 rd 1d0 wr 1d0 proximoestado 3d0 end endcase endmodule DIAGRAMA EM BLOCOS DA FSM QUESTÃO 03 REGISTRADOR DE ESTADOS CIRCUITO COMBINACIONAL 4a Questão 08 Um sistema digital com frequência de clock igual a 27 MHz utiliza um contador para medir o tempo e calcular a frequência de um sinal de entrada que varia de 100 Hz a 1 MHz Na tabela abaixo estão ilustrados alguns vários de contagem Determine para cada um deles a frequência do sinal de entrada Valores de Contagem Frequência do Sinal de Entrada 54000 2700 100 27 9a Questão 08 Faça a modelagem do divisor de freqüência abaixo utilizando o nível de abstração comportamental do Verilog O sinal CLR quando em nível lógico 1 ativa todas as saídas do divisor de frequência para nível lógico 0 12 MHz CLR 6 MHz 375 kHz CLK F1 F2 module DIVFREQ input output reg divisor assign F1 assign F2 always posedge or posedge if else endmodule 10a Questão 14 Faça a modelagem do sistema abaixo utilizando o nível de abstração comportamental do Verilog UP incrementa a contagem DN Decrementa a contagem UP DN e CLR são ativadas em nível lógico 1 O sinal CLR quando em nível lógico 1 ativa todas as saídas do contador para nível lógico 1 Projete o decodificador considerando o display como sendo catodo comum e o bit menos significativo da saída do decodificador SEG0 conectado ao segmento 0 do display CLR CLK S UP DN CONTADOR 0 7 DECODIFICADOR 7 SEGMENTOS SEG 0 7 CLOCK UP DN COUNTER DATAIN DATAOUT RESET CONTADORDSIPLAY module CONTADOR input CLOCK RESET UP DN output reg COUNTER always posedge or posedge if 1b1 else if else if endmodule module DECODIFCADOR input output always if 3d0 else if else if else if else if else if else if else endmodule OBS inserir Código do display de 7 segmentos em Hexadecimal no decodificador module CONTADORDSIPLAY input output wire CONTADOR UND01 DECODIFICADOR UND02 endmodule