Análise e Implementação de Somadores Rápidos RCA, CSA e CarryLookahead em VHDL-GHDL

Eu tenho todos os c ó digos que precisam para realizar Requisitos Conhecimentos básicos de Sistemas Digitais e VHDLGHDL Objetivo Analisar as três implementações dos somadores rápidos e determinar latência geral dos circuitos bem como o número de portas lógicas de cada um dos somadores RippleCarry Adder RCA O módulo de adição estudado na disciplina de Sistemas Digitais foi o RippleCarry Adder que consiste em n circuitos combinacionais de fulladder O grande problema deste somador é o atraso de propagação dos bits de carry Considere as expressões booleanas para um fulladder S i X i xor Y i xor C i C i1 X i Y i X i C i Y i C i Problema C i1 só pode ser calculado após C i Isto gera uma dependência entre bits que acumula a latência de propagação do sinal de carry Um exemplo de RippleyCarry Adder RCA está disponível no diretório anexo 01RippleCarryAdder16bits Este RCA contém os seguintes módulos ripplecarry 2 portas lógicas pls XOR aninhadas para cálculo de S i 2 pl AND que convergem para 1 pl OR para cálculo de C i1 TOTAL de 6 pls ripplecarry04 que contém 4 ripplecarry sem circuito adicional TOTAL de 24 pls ripplecarry08 que contém 2 ripplecarry04 sem circuito adicional TOTAL de 48 pls ripplecarry16 que contém 2 ripplecarry08 sem circuito adicional TOTAL de 96 pls Ao avaliar o arquivo de onda gerado da simulação percebese o acumulo de atraso de propagação para o pior caso que impacta diretamente no tempo de estabilização dos sinais Pior caso é 0xFFFF 0x0001 Que propaga o bit de carry entre todos os fulladder Para cada conjunto de porta lógica têmse um atraso de 08 ns então 1608 128 ns de atraso Existem vários somadores que visam diminuir o atraso no pior caso de uma adição entre eles o Carry Select Adder e o CarryLookahead Adder Carry Select Adder CSA CSA é um circuito composto por ripple carry adders porém divididos em seções Cada seção calcula um conjunto prédefinido de s bits normalmente 4 De forma simples o Carry Select Adder gera dois conjuntos de resultados para cada s e ç ã o um a c o m C a rr y I n 0 e o u t r a c o m C a rr y I n 1 e o n ú c l e o c o n d i c i o n a l n a d a m a i s é q u e um multiplexador que selecionará o resultado apropriado através do Carry Out da seção anterior Dois exemplos de soma para 8 bits Exemplo 1 X 0100 1011 Y 0001 0011 Seção 1 c1 Seção 1 c0 Seção 0 1 0 0100 0100 1011 0001 0001 0011 0110 0101 1110 Sem Carry c 0 Resposta é a Seção 1 c0 0101 1110 Exemplo 2 X 0100 1111 Y 0001 0011 Seção 1 c1 Seção 1 c0 Seção 0 1 0 0100 0100 1111 0001 0001 0011 0110 0101 1 0010 Com Carry c 1 Resposta é a Seção 1 c1 0110 0010 A escolha entre as seções é realizada utilizando um multiplexador de s bits e o seletor é o sinal de carry da seção anterior A Figura abaixo apresenta o diagrama de blocos expandido para 16 bits B 1508 A1508 c1 B 1508 A1508 c0 B 0700 A0700 c0 c c S1508 1 Mux 2x9bits 0 Seletor c S 1508 FullAdder 8bits FullAdder 8bits FullAdder 8bits c c S1508 1 Mux 2x9bits 0 Seletor c S 1508 FullAdder 8bits FullAdder 8bits FullAdder 8bits S1508 c S 0700 Um exemplo de Carry Select Adder CSA está disponível no diretório anexo 02MuxRippleCarryAdder16bits Este CSA contém os seguintes módulos ripplecarry 2 portas lógicas pls XOR aninhadas para cálculo de S i 2 pl AND que convergem para 1 pl OR para cálculo de C i1 TOTAL de 6 pls ripplecarry04 que contém 4 ripplecarry sem circuito adicional TOTAL de 24 pls muxripplecarry08 Portas não contabilizadas Sabese que contém Cálculos para Seção 0 e 2 Seção 1 de 4 bits cada Contém circuito adicional de multiplexação muxripplecarry16 Portas não contabilizadas Sabese que utiliza 3 muxripplecarry08 e circuito multiplexador Devese avaliar o número de portas lógicas do CSA e calcular a latência esperada no pior caso Importante por testes de simulação sabese que o pior caso estabiliza em 48ns mas como chegar neste valor CarryLookahead Adder CLA CLA é um circuito que tenta gerar e propagar antecipadamente o bit carry sendo mais rápido que o RippleCarry Adder Como funciona Considere as expressões booleanas para um fulladder S i X i xo r Y i xo r C i C i 1 X i Y i X i C i Y i C i C i 1 pod e se r representad o por X i Y i C i X i Y i Considere G i X i Y i P i X i Y i Reescrevendo C i1 chamado de Gerador de Carry Chamado de Propagador de Carry C i 1 G i P i C i Exemplo parte divertida C 0 é dado pois é o transporte de entrada do somador de n bits C 1 G 0 P 0 C 0 C 2 G 1 P 1 C 1 G 1 P 1 G 0 P 0 C 0 G 1 P 1 G 0 P 1 P 0 C 0 C 3 G 2 P 2 C 2 G 2 P 2 G 1 P 2 P 1 G 0 P 2 P 1 P 0 C 0 ou seja C i1 G i P i C i sendo C i Carry in da soma dos bits i C i1 Carry out da soma dos bits i Se for utilizado um número maior do que 4 para o somador a técnica de carry lookahead não é tão atrativa pois o último membro da expressão do último C é na ordem de n portas lógicas algo muito semelhante ao RippleCarry Adder O segredo é alocar CLAs em série calculando cada seção de forma paralela e aguardando o bit de propagação ou geração de carry da seção anterior Os bits de propagação e geração para cada somador CLA são dados por Gg C 3 P 3 C 2 P 3 P 2 C 1 P 3 P 2 P 1 C 0 Pg P 3 P 2 P 1 P 0 Ao alocar os somadores CLA em série para 16 bits existirão os seguintes bits de carry C 4 C 8 C 12 e C 16 Cada um deles é calculado de maneira idêntica aos C 0 C 1 C 2 e C 3 Porém as entradas P i e G i agora são os índices de Gg e Pg Exemplo C 8 Gg 1 Pg 1 Gg 0 Pg 1 Pg 0 C 0 Devese avaliar o número de portas lógicas do CLA e calcular a latência esperada no pior caso Importante por testes de simulação sabese que o pior caso estabiliza em 40ns mas como chegar neste valor Overflow Y X S Overflow 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 1 Y X S Overflow 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 1 Para calcular o overflow usase somente os bits mais significativos de X Y e S de modo a inferir o estado da flag de overflow de acordo com a seguinte tabela Overflow Y 15 xor X 15 S 15 Y 15 X 15 Como o overflow é calculado após o processo de adição e acontece nos 3 somadores pode ser desconsiderado dos cálculos solicitados pois o número de portas lógicas e a latência será constantes entre os três somadores Em verdade não é necessário implementar apenas ficou aqui para reforçar o conceito de overflow Entrega Relatório em pdf contendo uma breve explicação das características de cada um dos somadores apresentados o número de portas lógicas e a latência no pior caso bem como uma comparação entre os 3 somadores relacionando portas lógicas e latência no pior caso