Projetos de Sistemas Digitais ULA e Multiplicador VHDL Decodificador

Projeto 1 Sistemas Digitais Projeto ULA Vocês irão desenvolver uma ULA Unidade LógicoAritmética O projeto desta ULA precisa ser acoplado a um decodificador binário para display de sete segmentos que também será desenvolvido O projeto pode ser desenvolvido usando VHDL ou esquemático Não é permitido o uso de nenhuma biblioteca de VHDL exceto ieeestdlogic1164all ULA A unidade lógica e aritmética deverá ser capaz de executar as seguintes operações que serão selecionadas a partir dos códigos da tabela abaixo Seleção Função S2 S1 S0 0 0 0 F A B 0 0 1 F A B 0 1 0 F MINAB 0 1 1 F MAXAB 1 0 0 F A B 1 0 1 F A B 1 1 0 F A módulo de A 1 1 1 F A A Entradas 1 Dois vetores A e B de 5 bits 1 para o sinal representando os operandos Esses números são binários positivos ou negativos complementados a 2 2 Um vetor S de 3 bits representando o seletor da operação segundo a tabela anterior Saídas 1 Um vetor F de 5 bits representando o resultado da operação para os casos em que a operação retorna um vetor 2 Um sinal LED representando overflow para as operações que podem gerar overflow 3 Um sinal LED representando o status para as operações que retornam um booleano 4 Um sinal LED para indicar que o resultado é negativo aceso quando negativo e apagado quando positivo Decodificador Para que seja possível exibir os números no display o projeto da ULA deve estar acoplado a um decodificador Entradas Vetor de 5 bits representando um número binário positivo ou negativo complemento a 2 Saídas Dois vetores de 7 bits representando os 2 displays Esquemático do projeto Testbench O projeto deve ser testado de acordo com o testbench disponibilizado Entrega Além da implementação você deverá apresentar anexar os prints do testbench só serão aceitos prints do testbench rodando no modelsimquesta PS NÃO PODE HAVER CÓPIAS ENTRE PROJETOS Projeto 2 Sistemas Digitais Projeto Multiplicador Vocês irão desenvolver um multiplicador de números inteiros O projeto pode ser desenvolvido usando VHDL ou esquemático Não é permitido o uso de nenhuma outra biblioteca além do ieeestdlogic1164all Além disso não é permitido usar estruturas de repetição de um processo apenas estruturas condicionais OBS A máquina de estados deve ser criada antes do código De posse da máquina você gera o código e não o inverso A máquina de estados deve ser apresentada OBS2 É extremamente importante revisar o fluxo de passos da metodologia RTL pra desenvolver este projeto principalmente a aula 15 Multiplicador O multiplicador que vocês irão desenvolver receberá dois números inteiros de 8 bits e retornará um resultado de 16 bits conforme esquemático abaixo A entrada comece indica quando o hardware deve iniciar a operação Algoritmo O hardware de multiplicação deve funcionar de acordo com o seguinte algoritmo reg16bits multiplicando reg8bits multiplicador reg16bits produto while1 while comece espera comece 1 produto 0 multiplicando recebe A multiplicador recebe B for int i 0 i 8 i If multiplicador0 1 se o bit menos signficaitivo de multiplicador for igual a 1 X A 8 bits B 8 bits Produto 16 bits comece 1 bit produto produto multiplicando multiplicando multiplicando 1 shift left de uma posição multiplicador multiplicador 1 shift right de uma posição Notem que o algoritmo já define os registradores e seus respectivos tamanhos que devem ser usados no projeto Registradoresblocos operacionais adicionais podem ser inseridos a seu critério Como a entrada A tem apenas 8 bits e o registrador multiplicando tem 16 bits será preciso converter o sinal A para 16 bits Esta operação de conversão é chamada de extensão de sinal Entrega Além da implementação você deverá apresentar a máquina de estados de alto nível e o desenho do bloco de controle e operacional passo 2 e 4 da metodologia RTL conforme visto nas aulas Os prints do testbench também devem ser anexados só serão aceitos prints do testbench rodando no modelsimquesta Testbench O projeto deve ser testado de acordo com o testbench disponibilizado PS NÃO PODE HAVER CÓPIAS ENTRE PROJETOS