Exercícios Resolvidos-Arquitetura de Computadores-Multiplexadores-CPUs-Pipeline

1 2 pt Desenhe o esquema de um multiplexador de 2 bits de controle usando as portas lógicas que julgar necessárias e monte a sua tabela verdade em termos das entradas de controle Assuma que existem quatro entradas de dados A B C e D 2 2 pt No projeto monociclo de uma CPU vimos um conjunto de sinais de controle como os que listamos a seguir RegDest ALUFonte MemReg EscReg LerMem EscMem e Dvc Descreva qual controle que cada um destes realiza neste projeto e monte uma tabela de valores que estes devem assumir para as classes de instruções Tipo R load store e de desvio Assuma que os sinais estão ativos quando está presente o 1 lógico 3 2 pt No projeto multiciclo de CPU sem pipeline identificamos que o caminho de dados das instruções difere a partir do estágio da decodificação da instrução e que isto resulta em um CPI diferente para cada classe de instrução Dada a máquina de estados estudada para o projeto multiciclo e o código abaixo qual é o CPI esperado para a execução deste código apresentado tendo em mente o seguinte estado inicial dos registradores com valores em decimal 10 0 30 400 3 16 5 4 Loop lw 2 010 sub 4 2 3 sw 010 add 10 10 5 bne 10 30 Loop 4 2 pt Uma arquitetura de computadores precisa projetar o pipeline de um novo microprocessador Ela tem um núcleo de um programa de exemplo com 106 instruções Cada instrução exige 100ps para terminar a O microprocessador mais moderno tem cerca de 20 estágios de pipeline Suponha que ele tenha um pipeline perfeito Quanto é o ganho de velocidade conseguido em comparação com o processador sem pipeline b O pipeline real não é perfeito pois sua implementação introduz algum overhead por estágio do pipeline Este overhead afeta a latência das instruções a vazão das instruções ou ambos 5 2 pt Identifique todas as dependências de dados no código a seguir Quais dependências são hazards de dados que serão resolvidos por meio de forwarding Quais dependências são hazards de dados que causarão stall add 3 4 2 sub 5 3 1 lw 6 2003 add 7 3 6