Flip Flops e Sistemas Digitais - Aula 6 - Sistemas Digitais

Sistemas Digitais Patrícia Salles Maturana AULA 6 FlipFlops FlipFlops e dispositivos correlatos A maioria dos sistemas digitais é constituída de circuitos combinacionais e de elementos de memória Diagrama geral de um sistema digital 2 Flip Flop Latch Elemento de memória mais importante Implementado a partir dos arranjos de portas lógicas 3 Latch com portas Nand Latch com portas Nand tem 2 estados de repouso possíveis quando Set e Reset 1 Estado atual da saída depende do que ocorreu anteriormente nas entradas 4 Seletando o Latch FF a Q 0 antes do pulso na entrada SET b Q 1 antes do pulso na entrada SET Nos 2 casos Q 1 ALTO 5 Resetando o Latch Q 0 antes do pulso na entrada RESET Q 1 antes do pulso na entrada RESET Nos 2 casos Q 0 BAIXO 6 Tabela verdade Latch com portas Nand a Latch com portas Nand b Tabela verdade 7 Latch com portas NOR 1 set reset 0 Estado de repouso 2 set 1 reset 0 Q 1 3 set 0 reset 1 Q 0 4 set reset 1 Inválida 8 Sinais de clock e FlipFlops com clock 9 Flip Flops com clock a Ativado por uma borda de subida b Ativado por uma borda de descida 10 Flip Flop com clock As entradas de controle não terão efeito sobre a saída Q até que haja a transição de subida ou de descida ou seja o efeito dessas entradas esta sincronizado com o sinal aplicado na entrada CLK sendo denominadas entradas síncronas 11 Resumindo As entradas de controle determinam O QUE ocorrerá com as saídas A entrada CLK determina QUANDO as saídas serão alteradas 12 FF SR com clock Q0 é o nível de saída anterior a borda de subida de clk 13 Entradas S R CLK Saída Q 0 0 Q0 Não muda 1 0 1 0 1 0 1 1 Ambiguo Q0 é o nível de saída anterior a de CLK de CLK não produz mudança em Q Não muda Set Reset Set Set Tempo Circuito interno do FF SR disparado por borda 16 FF SR com borda de descida Dispara na borda de descida Entradas Saída S R CLK Q 0 0 Q0 não muda 1 0 1 0 1 0 1 1 Ambíguo FF JK com clock J K CLK Q 0 0 Q0 não muda 1 0 1 0 1 0 1 1 Q0 comuta Simulação J K CLK Q 0 0 Q0 não muda 1 0 1 0 1 0 Q0 comuta 1 1 Tempo Reset Comuta Não muda Set Comuta Comuta FF JK com clk com borda de descida 19 Circuito interno do FF JK com clock 20 FlipFlop D com Clock D CLK Q 0 0 1 1 Simulação D CLK Q 0 0 1 1 Transferência de dados em paralelo Exemplo de transferência de um dado binário 3 bits X Y e Z são transferidos simultaneamente 23 Latch D Latch Transparente Quando EN 1 Q D sendo transparente a saída 24 Simulação EN D Q 0 X Q0 não muda 1 0 0 1 1 X indica irrelevante Qo é o estado imediatamente anterior a EN para o nível BAIXO mantido em Q0 Transparente QD mantido em Q1 Transparente QD mantido em Q0 Entradas Assíncronas Até agora vimos as entradas S R J K e D como entradas de controle ou como entradas síncronas O efeito dessas entradas é sincronizado pelo sinal de clk As entradas assíncronas não dependem das entradas de controle e da entrada de clk São entradas de sobreposição 26 J K CLK PRE CLR Q 0 0 1 1 Q não muda 0 1 1 1 0 reset síncrono 1 0 1 1 1 set síncrono 1 1 1 1 Q toggle síncrono ou comutação síncrona x x x 1 1 Q não muda x x x 1 0 0 clear assíncrono x x x 0 1 1 preset assíncrono x x x 0 0 Inválido Ponto Operação a Comutação síncrona na borda de descida em CLK b Set assíncrono em PRE0 c Comutação síncrona d Comutação síncrona e Clear assíncrono em CLR0 f CLR se sobrepõe à borda de descida de CLK g Comutação síncrona Referência Bibliográfica TOCCI Ronald J WIDMER Neal S Sistemas digitais principios e aplicacoes 10 ed Rio De Janeiro Ltc 2000 588p 30 JK 1 CLK 1 0 PRE 1 0 CLR 1 0 Q 1 0 a b c d e f g